嵌入式通信-FPGA集成开发环境搭建.ppt

二集成开发环境基础 集成开发环境建立ISE的安装与配置ModelSim的安装与配置Synplify的安装与配置ChipScope的安装与配置集成开发环境使用ISE工程开发基础ModelSim仿真技术入门Synplify综合技术入门集成开发环境使用的常见问题 ISE的安装与配置 ISEforWindows主要版本ISE4 x ISE5 x已经很少使用ISE6 3testbench变为 v文件ISE7 1 4面向中低端芯片的成熟工具可支持Virtex4 支持中文注释ISE8 2较稳定的集成开发环境ISE9 1规模急剧增大 后继版本10G以上ISE10 x支持Virtex5ISE12 x支持Virtex6 适用windows7系统售价约3 000美元注 ISE对主机硬件配置要求较高 ISE的安装与配置 ISE简介XILINX公司的FPGA集成开发环境 包括设计输入 仿真 Simulate 综合 Synthesize 布局布线 Place Route 生成BIT文件 配置 在线调试等功能 支持多种第三方工具 ModelSim Synplify等 ISE用于FPGA逻辑设计开发 如需使用XILINX芯片的PowerPC或MicroBlaze嵌入式处理器 则使用EDK工具 ISE的安装与配置 ISE7 1的安装与配置 后继版本类似 1 检查系统时间正常 1 三张光盘按顺序安装 2 安装7 1 4的补丁 只有增加此补丁才可以支持Virtex4系列芯片 ISE的安装与配置 按照提示安装 ISE的安装与配置 接受许可 ISE的安装与配置 ISE的安装与配置 ISE的安装与配置 输入序列号 ISE的安装与配置 安装路径不允许中文路径 ISE的安装与配置 默认设置即可 ISE的安装与配置 ISE的安装与配置 确认安装 ISE的安装与配置 后两张光盘按照同样的步骤安装在同一目录下 安装补丁 按提示安装即可 IP补丁为可选 解压覆盖即可 ISE的安装与配置 启动 注意检验启动提示版本是否为7 1 4 ISE的安装与配置 正常启动界面 ModelSim的安装与配置 ModelSim简介Mentor公司的HDL语言仿真软件 唯一的单内核支持VHDL和Verilog混合仿真的仿真器 对SystemC直接支持 和HDL任意混合 支持SystemVerilog的设计功能 分几种不同的版本 SE PE LE和OEM SE为最高级版本 支持PC UNIX和LINUX混合平台 XE为Xilinx的OEM版本 ISE中可直接调用ModelSim仿真 也可以独立使用ModelSim进行仿真 ModelSim的安装与配置 ModelSimforWindows常用版本5 xX已经较少使用 仿真速度较慢20 000美元6 0X X标号为a b c d 6 1X6 2X 6 5X 支持Windows7平台 注 1 各个二级版本号不同版本间仿真库不通用 2 功能和使用方法基本相同 ModelSim的安装与配置 ModelSim6 0D的安装与配置注意 安装前必须检查系统时间是否正常 使用时不允许时间回调 ModelSim的安装与配置 选择完整版安装 ModelSim的安装与配置 按提示安装 ModelSim的安装与配置 同样不能安装在中文路径下 ModelSim的安装与配置 安装此步骤时一定要选 否 否则后续无法完成 只能重新安装 ModelSim的安装与配置 后续几步可任意选择 ModelSim的安装与配置 License选择Close 不要使用向导生成 此时先不要运行ModelSim ModelSim的安装与配置 配置License新建一个License目录 例如C flexlm将license dat复制到此目录下注 早期版本需要配置系统环境变量 6 0以后版本不需要检查License启动ModelSim ModelSim的安装与配置 启动成功界面 ModelSim的安装与配置 ModelSim仿真库的配置前面只完成了软件的安装 SE版本不包含专门XilinxFPGA的仿真库 XE版本包含 需要手工编译仿真库 此过程较为复杂 如果二级版本号相同 如6 0d和6 0e 可以直接从已配置好的系统中进行复制 并进行库的映射 先安装ISE 才能进行仿真库的编译 ModelSim的安装与配置 1 修改配置文件将安装目录下的modelsim ini文件的只读属性去掉 否则生成的仿真库无法添加到配置文件中 2 创建仿真库目录在安装目录下新建目录 Xilinx Verilog一个二级目录 理论上目录名称和位置可以任意 映射正确即可 3 运行ModelSim 设置库路径 ModelSim的安装与配置 选择我们所新建的目录为仿真库目录 ModelSim的安装与配置 目的是生成三个库unisims versimprims verXilinxCoreLib ver下面以unisims ver为例 介绍编译方法 ModelSim的安装与配置 4 新建一个库在workspace区域右键New Library ModelSim的安装与配置 在对话框中输入unisims ver ModelSim的安装与配置 5 编译unisims ver库注意 1 先选中unisims ver 然后再Compile2 弹出窗口中Library名称一定要改为unisims ver ModelSim的安装与配置 源文件定位查找范围选择ISE的安装目录找到 verilog src目录 我们所需要的三个库 ModelSim的安装与配置 打开unisims文件夹这里是各种库的Verilog源码全选 进行Compile 注意 实际不能这样做 ModelSim的安装与配置 先选择一半文件进行编译原因是全选导致命令行过长溢出 ModelSim崩溃全部完成后 点击Done ModelSim的安装与配置 6 编辑仿真库选中unisims ver 右键Edit 映射物理仿真库 ModelSim的安装与配置 此时打开modelsim ini文件可选步骤 绝对路径修改为相对路径 D Modeltech 6 0 Xilinx verilog unisims ver MODEL TECH Xilinx verilog unisims ver ModelSim的安装与配置 按照同样的步骤建立和配置其它两个库simprims ver 文件较少 可以一次性编译 XilinxCoreLib ver 文件较多 分两次编译 ModelSim的安装与配置 注意事项在编译库过程中 如果重新启动ModelSim 工作路径需要重新设置检查根目录下 Xilinx verilog 是否包含三个仿真库目录 ModelSim的安装与配置 7 与ISE进行关联启动ISE 关联ModelSim 通常能自动关联 Synplify的安装与配置 Synplify简介Synplicity公司针对FPGA和CPLD实现的逻辑综合工具 Synplicity在2004年的全球FPGA市场占有率以绝对领先的67 自动对关键路径做Retiming 可以提高性能高达25 支持VHDL和Verilog的混合设计输入 并支持网表 edn文件的输入 Pipeline功能提高了乘法器和ROM的性能 有限状态机优化器可以自动找到最优的编码方法 Synplify的安装与配置 Synplify简介Synplicity公司2008年被Synopsys公司收购 主要产品系列 SynplifySynplifyProSynplifyPremierSynplifyDSP注 软件规模也越来越庞大 综合和调试能力越来越强 Synplify的安装与配置 SynplifyPro常用版本7 6 7 7 1经典版8 1 8 2 8 58 1和8 5较为稳定9 0 2 9 2 2 9 6 2注 7 x和8 x在windowsvista和windows7下可能无法正常使用ISE中可直接调用SynplifyPro综合 也可以独立使用SynplifyPro进行综合 Synplify的安装与配置 SynplifyPro8 1的安装与配置 Synplify的安装与配置 不使用FLEXLM不能安装在中文路径下 Synplify的安装与配置 License选择Node locked或者NoChangeLicense选择方式十分重要 Synplify的安装与配置 记录环境变量有可能生成路径不同 Synplify的安装与配置 功能选择SynplifyPro必选 其他可选 Synplify的安装与配置 Identify是可选工具 可以不安装 Synplify的安装与配置 执行readme txt文件中的操作完成后运行synplifypro8 1 选择YES 修改更新方式 Synplify的安装与配置 与ISE关联启动ISE 关联SynplifyPro 通常能自动关联 ChipScope的安装与配置 ChipScope简介XILINX自有的一款软件在线逻辑分析仪可观察FPGA内部的任何信号更高版本的ISE集成ChipScope包括三个工具 ChipScopeProCoreInsertChipScopeProCoreGeneratorChipScopeProAnalyzer ChipScope的安装与配置 ChipScope的安装必须安装与ISE版本号一致的ChipScope 例如 ISE7 1 4需要配套安装ChipScopePro7 1 4如果版本号不一致 CoreInsert和CoreGenerator无法使用 Analyzer只有下载功能 观测调试功能可能失效 ChipScopePro7 1 4的安装与配置可直接安装ChipScope Pro 7 1 04i pc exe 不需要安装原始的ChipScope Pro 7 1i pc exe安装过程较为简单 为便于管理 可安装在ISE目录下 如 C Xilinx ChipScope Pro 7 1i ChipScope的安装与配置 检查版本号安装成功后ISE的ProcessView中会出现 与ISE的关联与其他软件类似 ISE项目开发基础 FPGA一般设计流程设计输入功能仿真综合实现与布局布线器件编程推荐使用板级仿真 ISE项目开发基础 FPGA一般设计流程的另一种描述 ISE工程开发基础 FPGA前期设计流程 功能分析 接口定义 算法设计 编码实现 功能验证 N 代码化简 综合布线 Y N 联调 Y N Y 后续实现流程 设计输入 ISE工程开发基础 工程开发实例1 LED显示控制源于FPGA实验箱上8个LED的显示实验输入 时钟信号 复位信号输出 控制8个LED的8位输出信号 其他引脚控制信号功能描述 1 LED从左到右循环显示2 LED从右到左循环显示3 改变显示频率4 其他显示顺序后三个请自行设计实现 ISE工程开发基础 启动ISE 创建一个新工程File NewProject必须英文路径 HDL代码 原理图 ISE工程开发基础 芯片选择和工具选择 芯片系列 特定芯片型号 封装类型 速度等级 顶层模块类型 综合工具 XST或SynplifyPro 仿真工具 ModelSim或ISESimulator 语言类型Verilog或VHDL ISE工程开发基础 创建工程资源文件 可稍后创建新文件 ISE项目开发基础 添加工程资源文件 可稍后添加已有文件 ISE项目开发基础 工程基本信息 ISE项目开发基础 可随时修改工程配置 ISE项目开发基础 顶层原理图设计Project NewSourceSchematic较少使用描述顶层模块中子模块的端口连接 ISE项目开发基础 顶层原理图设计 sch文件 ISE项目开发基础 顶层HDL设计Project NewSourceVerilogModule 端口定义 可在此处声明 可以在文件中声明 ISE项目开发基础 顶层HDL设计产生模板空Module保留字为蓝色原语为褐色条件编译为紫色注释为绿色通常采用ModuleView视图 ISE项目开发基础 ProcessView简介单击ModuleView中的源文件 综合 实现 生成配置文件 在线逻辑分析仪 约束 ISE项目开发基础 ProcessView简介 只用于测试文件中所包含的模型 时序约束 引脚约束 面积约束 直接文本编辑 RTL原理图 RTL电路图 综合报告 右键综合选项 右键翻译选项 右键映射选项 右键布局布线选项 右键生成配置文件选项 ISE项目开发基础 代码编写仿真时延定义接口信号定义接口方向声明接口类型声明参数定义 ISE项目开发基础 代码编写定义内部信号数据流描述 ISE项目开发基础 代码编写行为描述 ISE项目开发基础 代码编写行为描述 ISE项目开发基础 创建仿真文件Project NewSourceVerilogTestFixture 关联待测试模块 ISE项目开发基础 产生测试模板 四种仿真功能 ISE项目开发基础 添加仿真描述生成时钟设置复位信号如果有其它输入增加其输入模型 ModelSim仿真技术入门 ISE中调用ModelSim保存所有设计文件单击测试文件单击SimulateBehaviorModel ModelSim仿真技术入门 语法检查在ISE中修改设计文件关闭ModelSim 重新仿真参数TP错误 TP ModelSim仿真技术入门 模块关系 所选中模块信号表 仿真波形 工作台 此时只有外部接口信号 ModelSim仿真技术入门 最大化波形窗口某些版本默认不显示仿真工具条右键 simulate ModelSim仿真技术入门 工具栏常用按钮简介 Break中止仿真 Run从当前时刻开始执行一个仿真步长 Restart清除波形下次从0时刻开始 Run All从当前时刻开始一直执行下去 常用Restart和Run All的组合 Cursor的设置和删除 所选中信号的跳变位置定位 波形左右缩放 Zoomfull当前已仿真波形全屏 ModelSim仿真技术入门 外部信号仿真点击全绿是由于信号过密观察输入激励生成和输出是否符合要求 ModelSim仿真技术入门 内部信号仿真向波形中添加信号1 将整个模块添加2 添加所需信号根据需要添加数量越多仿真越慢 ModelSim仿真技术入门 波形窗口编辑插入分隔线 便于分隔信号 ModelSim仿真技术入门 波形窗口编辑信号基数或编码转换Edit SelectAll右键选择Radix便于多位信号的观测 ModelSim仿真技术入门 仿真测试文件使用 ModelSim仿真技术入门 仿真测试文件使用大约仿真125ms后看到LED DATA输出发生变化若观测LED循环显示过程 时间较长 ModelSim仿真技术入门 调试技术如果没有实现功能 通过波形或者 输出信息定位错误 选择错误的信号Signal a 观察其波形与Verilog行为描述的差别 如果于Signal a的控制信号错误 再观察其波形与