通信电子系统综合设计实验数字式测试信号发生器指导书.doc

通信电子系统综合设计实验数字式测试信号发生器指导书 通信电子系统设计综合实验指导书数字式测试信号发生器设计袁江南编厦门理工学院电子与电气工程系通信教研室xx年2月数字式测试信号发生器设计2 一、设计任务测试信号源是各种通信系统必备的测试仪器。 信号发生器本身的工作原?也类似一台通信发射机。 通过本综合实验可以掌握一个电子系统较为完整的设计流程，?解通信电子系统的结构。 本设计的主要任务是使用FPGA技术设计一个测试信号发生器，可以产生指定的信号，并且对信号的参数进?调节，同时显示信号的参数。 具体信号的种类和要求见相应的设计任务书。 二、DDS信号发生器的原?图1DDS原?框图本设计的基本模块是DDS信号发生器。 DDS是直接数字式频率合成器（Direct DigitalSynthesizer）的英文缩写。 与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 DDS的工作原?为在参考时钟的驱动下，相位累加器对频率控制字进?线性累加，得到的相位码对波形存储器寻址，使之输出相应的幅度码，经过模数转换器得到相应的阶梯波，最后在使用低通滤波器对其进?平滑，得到所需频率的平滑连续的波形，其结构框图如图1所示。 其中相位累加器由N位相位寄存器和N位相位加法器构成。 当时钟clk脉冲到来时，加法器就将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。 累加寄存器将加法器在上一个时钟脉冲作用下产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。 这样，相位累加器在时钟作用下，3?断对频率控制字进?线性相位累加。 由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。 波形存储器的输出送到DA转换器，DA转换器将数字?形式的波形幅值转换成所要求的合成频率的模拟?形式信号。 低通滤波器用于滤除?需要的取样分?，以?输出频谱纯净的信号。 DDS模块的输出频率是系统工作频率，相位累加器比特数N以及频率控制字K（或称为相位增?）三者的一个函数，其数学关系由式给出clkoutNff K=?2当K=1时，DDS输出最低频率，也称为频率分辨率，即频率的变化间隔为clkNff=2因此，只要N足够大，DDS可以得到很细的频率间隔。 要改变DDS的输出频率，只要改变频率控制字K即可。 只要使用多个DDS信号发生器，并控制其输出频率和相位，则可以产生双音和正交信号。 双音信号在射频功放的测试中有重要作用，可以用于观察射频系统的交调等参数。 正交信号是指相位相差90度的两?信号，可以用于实现正交调制。 如果给波形存储器中装入?同的波形数据，则可以产生?同的输出波形。 用相位累加器输出的数据作为波形存储器的取样地址进?波形的相位幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。 N位的寻址ROM相当于把0?360o o的正弦信号离散成具有N2样值的序列，?波形ROM有D位数据位，则样值的幅值以D位二进制数值固化在ROM中，按照地址的?同可以输出相宜相位的正弦信号的幅值。 幅值变换原?图如下所示。 三、D/A与A/D DDS信号发生器类似与软件无线电发射机。 将数字信号直接D/A变换为模拟信号输出。 本设计主信号通道?用AD，但是可以利用AD作为监控，将输出信号采集至芯片内部观察。 D/A4转换器采用的是TI公司的双通道10位125MSPS高速DAC数据转换器DAC2900，其芯片内部结构图如下图所示，在图中可知，FPGA输出的10位数字信号进入DAC2900后，经过两个锁存器，转换为差分信号输出，其芯片内部结构图如下图2所示图2DAC2900芯片内部结构图其配置时序图如下图3所示图3DAC配置时序图所以在实际应用中，根据上面的时序图，DAC的配置很简单，只要WR信号与时钟信号一致即可。 A/D转换器采用的是TI公司的双通道10位40MSPS高速ADC数据转换器ADS5203，其芯片内部结构图如下图4所示图54ADS5203芯片内部结构图 四、调幅与调频信号发生原?调幅信号的定义为2c*(1+a*sin(t)*sin(t)ov A=因此，调幅信号发生器包含两个基本系统DDS，一个产生载波，另外一个产生调制信号。 调幅系数M a，定义为调制信号幅度与未调载波幅度的比值，即为a。 调幅度也可定义为max min2max min2* (2)*100%*100%*2aV VA aMaV VA?=+。 设调制信号为cos()f mkV t载波为*cos()m cV t则调频信号为0cos(cos()o mc fmv Vt kVtdt?=+其中，调频指数定义为f mmfkVfMF=由此可见，调频信号发射器也要使用两个基本的DDS信号发生器。 五、扩展设计6完成基本的测频功能以后，可以考虑以下的扩展设计、扩展输出频率范围，具有频率设置并且显示功能。 、使用单片机与FPGA接口，控制信号发生器的各种参数。 、产生幅度调制(AM)信号调制度m a可在10%100%之间程控调节，步进?10%，正弦调制信号频率1kHz。 产生模拟频率调制(FM)信号在100kHz10MHz频率范围内产生10kHz最大频偏，正弦调制信号频率为1kHz，调制信号自?产生、产生BPSK/DBPSK信号在中频3MHz进?二进制键控，二进制基带序列码速率为10kbps。 、设计一个归一化带宽0. 125、滚降系数0. 25、群时延为8的8倍内插根号升余弦滤波器，对输入的基带序列进?滤波处?，然后再产生BPSK/DBPSK信号。 、将信号上变频至射频输出频率范围2.4GHz2.6GHz，输出射频功率?30dbm10dbm；无杂散动态范围60dB。 、其它。 六、设计报告要求1本设计的任务与要求。 2基本工作原?。 3总体设计，方案选择。 4模块设计。 5调试过程。 6如果有扩展，应写出扩展原?，方法，结果。 7设计中所遇到的问题讨论。 8心得体会与总结。 WSCEC1部分模块管脚约束黑色底纹部分，在此版本中不支持！序号实验箱标号FPGA引脚号I/O方向外设名称1LED1F24O LED2LED2F253LED3D254LED4D265LED5AB246LED6W207LED7V198LED8U229SW1AC17I拨挡开关10SW2AF1511SW3AF1712SW4AC1813SW5Y1114SW6AD915SW7AD1016SW8AC1017KEY1W15I按键18KEY2U1619KEY3V1520KEY4AA2021KEY5AD1622KEY6AA1923KEY7AB2024KEY8AF2225SEG0AE21O数码管26SEG1AC2127SEG2AD2228SEG3AA1729SEG4AB1830SEG5AD2131SEG6AC2032SEG7AE2533DIG0AC1934DIG1AD2035DIG2AD1736DIG3AF2537DIG4Y1738DIG5V1739DIG6V16WSCEC240DIG7AA1841CLOCK0P23I42CLOCK1P1843CLOCK2P2044CLOCK3P2545SW-NO1B26I拨码开关46SW-NO2H2347SW-NO3K2448SW-NO4G2649SW-NO5G2550SW-NO6H2651SW-NO7H2552SW-NO8M2453SW-NO9H2454SW-NO10L2355SW-NO11N2356SW-NO12N2657SW-NO13N2558SW-NO14R2459SW-NO15U2660SW-NO16W2661IO1A4IO扩展IO62IO2B363IO3K1264IO4G965IO5B866IO6B767IO7B1068IO8H969IO9D670IO10C571IO11J1272IO12C673IO13F1374IO14B675IO15C1076IO16B1377IO17E1278IO18D1079IO19C1280IO20K1481IO21D1382IO22J14WSCEC383IO23F1284IO24G1385IO25H1586IO26C1587IO27C1688IO28G1589IO29E1590IO30J1691IO31F1492IO32E1793IO33C2394IO34C1895IO35D1896IO36D1797IO37D2098IO38D1699IO39E21100IO40Gxx1IO41D21102IO42G19103IO43K16104IO44D23105IO45F19106IO46E14107IO47C21108IO48D22109IO49C22110CLK_ADC T20O AD111PWDN_REF AA22112MODE_ADC R19113ADC_COUT AF23I114ADC_COUTn AE23115ADC1_D0Uxx6ADC1_D1Y21117ADC1_D2AC25118ADC1_D3AB23119ADC1_D4AB26120ADC1_D5Y26121ADC1_D6W25122ADC1_D7V25123ADC1_D8AA24124ADC1_D9Y24125ADC2_D0Y22WSCEC4126ADC2_D1V26127ADC2_D2Y23128ADC2_D3W23129ADC2_D4W21130ADC2_D5V24131ADC2_D6V23132ADC2_D7V21133ADC2_D8V22134ADC2_D9U24135DAC1_CLK U19O DA136DAC1_WR Rxx7DAC1_D0Lxx8DAC1_D1K21139DAC1_D2Kxx0DAC1_D3K22141DAC1_D4L22142DAC1_D5K26143DAC1_D6J22144DAC1_D7Jxx5DAC1_D8K19146DAC1_D9G22147DAC2_CLK P21148DAC2_WR K23149DAC2_D0T17150DAC2_D1M21151DAC2_D2M19152DAC2_D3M18153DAC2_D4L18154DAC2_D5L17155DAC2_D6M22156DAC2_D7K18157DAC2_D8K25158DAC2_D9J19159DOUT F22I RF射频160DIN G21O161ENABLE G23162TXENABLE D24163RXHP F23164RXENABLE E24165SCLK E26166PDOWN J23167CSB G24168AC_BITCLK AC7I AC97WSCEC5169AC_IRQ AF7170AC_SDIN AB10171AC_nRST AB9O172AC_SDOUT V10173AC_SPK_AMP_EN AE8174AC_SYNC Y14175USB_CLKOUT AE13I USB176USB_FLAGA AB17177USB_FLAGB AB13178USB_FLAGC AC13179USB_ADR0AC8O180USB_ADR1AC12181USB_IFCLK AF19182USB_nCS AF5183USB_nOE AF8184USB_nRD AB16185USB_nWE AC15186USB_PKTEND AE4187USB_WU2AE7188USB_D0V24IO189USB_D1Y23190USB_D2Y22191USB_D3AA23192USB_D4R19193USB_D5T20194USB_D6U24195USB_D7V22196USB_D8Y24197USB_D9V25198USB_D10U20199USB_D11Y25200USB_D12AA25201USB_D13U18202USB_D14W21203USB_D15W23204MAC_COL F15I以太网205MAC_CRS G16206MAC_PHY_LINK G17207MAC_REFCLK F10208MAC_TXCLK A17209MAC_RX_CLK F17210MAC_RX_ER D7211MAC_RXD0H17WSCEC6212MAC_RXD1F20213MAC_RXD2D19214MAC_RXD3C20215MAC_RXDV J13216SYS_RSTn C7O217MAC_MDC D8218MAC_TX_EN G10219MAC_TXER J11220MAC_TXD0C8221MAC_TXD1C11222MAC_TXD2H12223MAC_TXD3D11224MAC_MDIO D9IO225LCD_DB0N1O226LCD_DB1E1227LCD_DB2G4228LCD_DB3G3229LCD_DB4H2230LCD_DB5H1231LCD_DB6J4232LCD_DB7M4233LCD_EN U11234LCD_RS W13235LCD_WR W1223