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BIST测试技术简介摘要：内建自测试（BIST）是在电路设计时考虑到测试电路的需求，在芯片的内部设计出调试电路，在电路内部植入测试生成、施加、分析和测试控制结构，从而使得调试更加简单。随着集成电路规模的不断增长，soc的需求也越来越大，soc的测试变得越来越困难和重要，本文介绍内建自测试的基本概念和其特点，并将它与其他测试方法的优缺点做一比较。关键词：内建自测试；穷举测试；伪随机测试； DFT测试比较正文：在超大规模集成电路（VISL）技术迅猛发展的今天，集成电路工业已经达到了一个的高度：上亿只晶体管集成在一个芯片上，片内时钟信号的频率达到好几个GHZ。随之而来的，是越来越突出的测试瓶颈问题，一则，自动测试设备的发展很难跟得上芯片的发展步伐（系统时钟，信号精度，存储数据量等），再则，高性能的自动测试设备（ATE）的价格将是令人望而却步的。而SOC片上系统的出现更是对测试领域提出了新的挑战，为了保证芯片的可靠性，测试是必不可少的手段，而要突破测试瓶颈只有一个唯一的可测试性设计。常见的有以下几种测试方法：传统的DFT方法，扫描路径发，边界扫描法，BIST（内建自测试法）。（一） BIST（Built-in Self Test）测试技术BIST测试技术简称BIST是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备（ATE）的依赖度。BIST是一种DFT（Design for Testability）技术，它可以应用于几乎所有电路，因此在半导体工业被广泛应用。举例来说，在DRAM中普遍使用的BIST技术包括在电路中植入测试图形发生电路，时序电路，模式选择电路和调试测试电路。BIST技术的快速发展很大的原因是由于居高不下的ATE成本和电路的高复杂度。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。BIST技术可以通过实现自我测试从而减少对ATE的需求。BIST技术也可以解决很多电路无法直接测试的问题，因为他们没有直接的外部引脚，比如嵌闪。可以预见，在不久的将来即使最先进的ATE也无法完全测试最快的电路，这也是采用BIST的原因之一。内建自测是在电路设计时考虑到测试电路的需求，在芯片的内部设计出调试电路，使得调试更加简单。BIST主要完成测试序列生成和输出响应分析两个任务,通过分析CUT的响应输出,判断CUT是否有故障。因此,对数字电路进行BIST测试,需要增加三个硬件部分:测试序列生成器、输出响应分析器和测试控制部分。在测试序列生成中,有穷举测试、伪随机测试、加权测试生成、适应测试生成和伪穷举测试生成等几种方法。（1）内建自测试的结构要介绍内建自测试的测试生成，我们首先介绍一下内建自测试的结构，内建自测试电路一般包括测试生成电路（激励）、数据压缩电路、比较分析电路、理想存储电路（）和测试控制电路，图1为一般的原理图。图1 内建自测原理图（2）几种内建自测试的测试生成方法穷举测试穷举测试就是对电路的每一个状态及所有的状态转换予以确认。对于复杂的时序电路，这个办法行不通，但对于纯粹的组合电路，穷举测试就像用所有的可能输入向量对电路进行模拟一样。穷举测试图形生成器（TPG）可以采用二进制计数器，如果采用最大程度的自动现行反馈移位寄存器（ALFSR，），那么可以对其修改，是的包括所有的0状态，这样的线性反馈移位寄存器（LFSR）成为完全的LFSR。2.伪随机测试伪随机测试采用多个具有随即特性的测试图形来测试电路，但这些测试图形的生产是确定的。因此既有重复性。伪随机测试图形的生成可以是置换的，也可以是不可置换的，这里置换的测试生成指一个测试图形的生成不止一次，不可置换的含义是指生成的每一个测试图形都是唯一的。需特别说民搞的是，伪随机测试并非都采用最大的长度的TPG，不可置换的伪随机图形可用ALFSR来生成。伪随机测试即用于醋和电路的测试，也适用于时序电路的测试，故故障覆盖率由故障模拟确定，测试新航渡的选择根据可接受的故障覆盖率的值来确定。伪随机测试存在的问题是一些电路具有抗随机图形故障，为了保证高的故障覆盖率需增大测试图形的长度。伪随机测试是一种广泛使用的、可对CUT施加大量测试码的方法,其最大的优点是测试电路的硬件开销小,同时仍具有较高的故障覆盖率。实现输出响应分析的方法有ROM与比较逻辑、LFSR多输入特征寄存器(MISR)和跳变计数器等。3.加权测试生成LFSR的固有属性使其产生的测试图形的每一位上0和1的概率基本相等，但为了用尽可生少的测试图形来获得高的故障覆盖率，许多电路的测试图形的0和1的分布概率应不同。生成的测试图形的0和1概率不同的TPG就是加权TPG。4.适应测试生成适应测试生成也采用加权TPG，不同之处就是同故障模拟的结果修改加权，因而生成的测试图形的概率分布不止一个，当着修分布的概率确定以后，测试图形也就得以设计出来，适应测试的生产的优点是测试效率高，但测试硬件复杂。5伪穷举测试为穷举测试具有穷举测试的许多优点，但测试图形的长度要短的多，主要原理是对电力分块，然后对每一个分块电路进行穷举测试。（二）内建自测试法与其他几种测试方法的差别一般地说，由于扫描路径法所用的硬件费用较高，即因扫描路径化设计而增加的硬件成本约占总生产费用的30%左右，所以制约了该方法在检测批量生产的VLSI芯片中的应用。边界扫描测试方法利用片上微处理器进行测试，面积开销很小，对存储器的性能影响也较小。与直接访问测试相比，所需的外部信号较少，外部测试设备仅用来传送测试向量到芯片内部。但是测试向量的输入和响应的输出都是串行，因此测试时间很长。边界扫描测试及其它类似的可测性设计只能在一定程度上减少嵌入式存储器测试的困难，不一定能实现纵向可测性设计，因为同一种技术不一定能在电路的不同级别上(从电路板级到系统级)通用。另外，它的测试不能以系统的速度执行全速测试。将BIST方法用于嵌入式存储器，减小了对外部测试设备的依赖，降低了测试费用，可以满足高时钟频率下的全速测试要求，而且能实现存储器的纵向可测性。与直接访问测试和边界扫描测试等方法相比，BIST受到了广泛的认可，已被认为是用于嵌入式存储器测试的标准技术，获得了电子设计自动化工具（EDA）的大力支持。几种DFT测试方案的主要性能特点及其应用状况的比较测试方案难易度测试成本主要特点及应用传统的DFT方法复杂昂贵，约占总费的40%以上需较多的I/O引脚; 应用: 2000一5000门数字逻辑电路的测试扫描路径法较复杂较昂贵，占总费用的%30左右只需很少的1/0引;5000门以上时序逻辑电路的测试边界扫描法较复杂有所降低，若与其它技术结，可使成本更低可控性和可观测性均提高,应用:系统芯片、DSP芯片等的测试BIST法简单易行有所降低，若与其它技术结合可使成本更低应用检测结构在芯片内部;以被测，系统速度运作;漏检概率较小；应用:规模庞大、结构复杂的VISL芯片传统的设计思想是尽量选用较为紧凑和简化的结构，但不充分考虑结构对可测性的影响，这极大地增加了可测性，改善了设计的难度。从70年代中后期起，人们开始采用结构化的测试设计方法，即研究如何设计容易测试的电路，进而又考虑在芯片内部设计起测试作用的结构。结构化设计的目的是减少电路的时序复杂性，减轻测试生成和测试验证的困难程度，能一般地解决时序电路的测试问题。它通过附加扫描硬件将电路的时序、组合两部分电路隔离开分别进行测试，从而使测试本质上只需要处理组合电路。其主要思想是:从可测性的观点出发，对电路结构提出一定的设计规则，使得所设计的电路更容易测试。结构化设计方法可以应用到所有的设计中去，通常具有一套设计规则，主要有内建自测(BIST)和扫描技术两种技术。结束语：本文对内建自测试与其他测试方法的异同，以及内建自测试的结构和几种测试生成进行了介绍，随着电路集成规模的不断增大，内建自测试在电路设计自动化中的作用越来越显著，特别对SOC的测试影响较大，虽然内建自测试会浪费较大的芯片空间资源，若它与其他的方法结合使用，将大大降低测试难度。随着电路规模的不断发展，对电路的测试提出了更大的挑战，相信在不久的将来集成电路测试也将会有很大的突破。参考文献：【1】 雷绍充等.超大规模集成电路M.电子工业出版社.2008.05.【2】 Yoshiyuki Nakamura1,Jacob Savir,Hideo Fujiwara1. BIST Pretest of ICs: Risks and BenefitsC. VLSI Test Symposium,2006.Proceedings.24th IEEE: 6 pp.-149.【3】 AbhijitGhosh，SrinivasDevadas，RiehardNewton.Sequential Test Generation At the RegisterTransfer and LogieLevels，IEEE0738IO0x/90/006/05802006:31-42.【4】 刘佳松.内建自测试（BIST）简介J.微电子测试.1994(4