EDA2016电气A试卷-6.3.doc

试 题 _2015_年_2016_年第 二 学期课程名称： EDA技术 专业年级： 电气2013 考生学号： 考生姓名： 试卷类型： A卷 B卷 考试方式: 开卷 闭卷 一、选择题 (30*1分)1. 一个项目的输入输出端口是定义在 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库： 。 A.IEEE库 B.VITAL库 C.STD库D.WORK工作库3. 关键字ARCHITECTURE定义的是 。A. 结构体 B. 进程 C. 实体 D. 配置 4. VHDL语言中变量定义的位置是 。 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 5. 下列语句中，不属于并行语句的是： 。 A.进程语句B.CASE语句 C.元件例化语句D.WHENELSE语句6.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 。 A.仿真器B.综合器C.适配器D.下载器7. 变量和信号的描述正确的是 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别 8. 下面数据中属于实数的是 。 A. 4.2 B. 3 C. 1 D. “11011” 9. 下面数据中属于位矢量的是 。A. 4.2 B. 3 C. 1 D. “11011” 10. 可以不必声明而直接引用的数据类型是 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 11 STD_LOGIG_1164中定义的高阻是字符 。 A. X B. x C. z D. Z 12. 使用STD_LOGIG_1164使用的数据类型时 。 A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明 13. VHDL运算符优先级的说法正确的是 。 A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 14. VHDL运算符优先级的说法正确的是 。 A. NOT的优先级最高 B. AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 15. VHDL运算符优先级的说法正确的是 。 A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 16. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 。 A. 0 B. 1 C. 2 D. 不确定 17. 不属于顺序语句的是 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 18. 正确给变量X赋值的语句是 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 19. EDA的中文含义是 。 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 20.在EDA中，IP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核21. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不确定 22.如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 。 A. 0 B. 1 C. 2 D. 不确定 23. 执行下列语句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 24. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其错误原因是 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。25. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。26. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 。 A.idata = “00001111”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata = B”21”;27. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then28. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： 。 A.原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B.原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C.原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D.原理图/HDL文本输入功能仿真适配编程下载综合硬件测试29. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 。 A.PROCESS为无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，应列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D.当前进程中声明的信号也可用于其他进程。30. 对于信号和变量的说法，哪一个是不正确的： 。 A.信号用于作为进程中局部数据存储单元 B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样二、填空题(本每空2分，共20 分)1EDA设计流程包括 、设计实现、实际设计检验和 四个步骤。2EDA设计输入主要包括 、 和状态机输入。3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 。4VHDL的数据对象包括 、常量和 ，它们是用来存放各种类型数据的容器。5QUARTERS的文本文件类型是（后缀名） 。6在PC上利用VHDL进行项目设计，不允许在 下进行，必须在根目录为设计建立一个工程目录。7VHDL源程序的文件名应与 相同，否则无法通过编译。三、名词解释，写出下列缩写的中文、英文含义：（2*5）1、FPGA 2、PLD 3、IP 4、ASIC 5、ROM 四综合题1）、以下是一个模为24（023）的8421BCD码加法计数器VHDL描述，补充完整（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : A STD_LOGIC ; SHI, GE : OUT B RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : C RANGE 0 TO 9; BEGIN PROCESS (CLK) D IF E then IF GE1 = 9 THEN GE1 = 0 ; F ELSIF G THEN SHI1=0; GE1=0; ELSE H ; I ; END IF; END PROCESS ; J ; SHI =SHI1;END bhv;2）、程序改错题（仔细阅读下列程序后回答问题，10分）1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 USE IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7 END gc; 8 ARCHITECTURE bhv OF gc IS9 SIGNAL Q1 : RANGE 0 TO 9; 10 BEGIN 11 PROCESS (clk,Q) 12 BEGIN13 IF RISING_EDGE(CLK) THEN 14 IF Q1 1001 THEN15 Q1 = Q1 + 1 ; 16 ELSE 17 Q1 0); 18 END IF;19 END IF; 20 END PROCESS ;21 Q = Q1; 22 END bhv;程序编译时，提示的错误为：Error: Line 9: File e:myworktestgc.vhd: VHDL syntax error: subtype indication must have resolution function or type mark,but found RANGE insteadError: Line 11: File e:myworktestgc.vhd: interface Declaration error:cant read port Q of mode OUT请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）答：3）、请按题中要求写出相应VHDL程序。（10分）带计数使能的异步复位计数器输入端口：clk时钟信