EDA与FPGA课设：交通灯.doc

一、实验目的学习较复杂的数字电路系统的设计熟悉ispEXPERT 软件的使用方法学习用VHDL 基本逻辑电路和状态机电路的综合设计应用。二、实验要求主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。主干道处于常允许通行状态，而支干道有车来才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。 当主、支道均有车时，两者交替允许通行，主干道每次放行45 s，支干道每次放行25 s，由亮绿灯变成亮红灯转换时，先亮5 s的黄灯作为过渡，并进行减计时显示。三、设计方案设置支干道有车开关SB。系统中要求有45秒、25秒和5秒三种定时信号，需要设计三种相应的计时显示电路。计时方法为倒计时。定时的起始信号由主控电路给出，定时时间结束的信号输入到主控电路。主控制电路的输入信号一方面来自车辆检测，另一方面来自45秒、25秒、5秒的定时到信号；输出有计时启动信号（置计数起始值）和红绿灯驱动信号。四、实验原理实验有四个模块组成：显示模块，计数模块，控制模块，链接模块。显示模块由两部分组成，一是由七段数码管组成的倒计时显示器，每个方向两个七段数码管；二是由发光二极管代替的交通灯，每个方向3个发光二极管。每个方向有一组2位倒计时器模块，用以显示该方向交通灯剩余的点亮时间。控制模块是交通灯的核心，主要控制交通灯按工作顺序自动变换，同时控制倒计时模块工作，每当倒计时回零时，控制模块接收到一个计时信号，从而控制交通灯进入下一个工作状态。链接模块将各个模块链接起来。实验交通灯状态转移如图1所示： 模块结构五、主要仪器设备Isp Design EXPERT软件，FPGA配置存储芯片，硬件电路板。六、实验步骤启动Isp Design EXPERT软件，并创立设计项目emma和选择器件ispLSI 1016E。在Source-New中，选择“VHDL Module”，然后选择OK。在VHDL文本编辑器中输入源文件。选择Tools-Synplicity Synplify Synthesis命令，对源文件进行编译、综合。在项目管理器的处理过程窗口中选择Constraint Manager选项，进行引脚锁定，根据实验板来进行引脚锁定。插板，在Tools-ISDP中，搜索源文件和板，进行调试，观察板上结果。七、调试过程原理图 编译：看到Done则说明通过。图1当前面打对勾时说明通过。引脚锁定图下载程序成功：功能仿真:时序仿真八、程序控制程序：JTDKZLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JTDKZ ISPORT(CLK,SB,cnt,RST:IN STD_LOGIC; en,MR,MY,MG,BR,BY,BG: OUT STD_LOGIC; din:out STD_LOGIC_vector(7 downto 0);END ENTITY JTDKZ;ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE IS(A,B,C,D); SIGNAL p_STATE,n_state: STATE_TYPE; BEGIN reg:PROCESS(CLK，rst) IS BEGIN if rst=1 then p_STATE=A; ELSIF(CLKEVENT AND CLK=1)THEN p_STATEMR=0; MY=0; MG=1; BR=1; BY=0; BG=0; IF(SB AND cnt)=1 THEN n_STATE=B; din=00000101; EN=0; ELSE n_STATE=A; din=01000101; ENMR=0; MY=1; MG=0; BR=1; BY=0; BG=0; IF cnt=1 THEN n_STATE=C; din=00100101; EN=0; ELSE n_STATE=B; din=01000101; ENMR=1; MY=0; MG=0; BR=0; BY=0; BG=1; IF cnt=1 THEN n_STATE=D; din=00000101; EN=0; ELSE n_STATE=C; din=01000101; ENMR=1; MY=0; MG=0; BR=0; BY=1; BG=0; IF cnt=1 THEN n_STATE=A;din=01000101; EN=0; ELSE n_STATE=D; din=01000101; EN=1; END IF;END CASE;END PROCESS com;END ARCHITECTURE ART;计数器程序：JSQLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jsq ISPORT(en, RST: IN STD_LOGIC; Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; Cnt: OUT STD_LOGIC; QH, QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END ENTITY jsq;ARCHITECTURE ART OF jsq ISBEGINcnt=1 WHEN (QH=0000 AND QL=0000) ELSE 0; PROCESS(CLK,en,RST) BEGINIF RST=1 THEN QH=0100;QL=0101;ELSIF CLKEVENT AND CLK=1 THEN IF en=0 THEN QH=Din(7 DOWNTO 4); QL=Din(3 DOWNTO 0); elsIF QL=0 AND QH=0 THEN QL=0101; QH=0100; ELSE QH=QH-1; END IF; ELSE QL LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 1111111 ; END CASE ; END PROCESS ; END ;链接程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JTD ISPORT(CLK,SB,RST:IN STD_LOGIC; LED1,LED2,LED3,LED4,LED5,LED6:OUT STD_LOGIC; SEG1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SEG2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END JTD;ARCHITECTURE BEHAVIORAL OF JTD IS SIGNAL E:STD_LOGIC; SIGNAL CN:STD_LOGIC; SIGNAL DI:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL YIMA1,YIMA2:STD_LOGIC_VECTOR(3 DOWNTO 0);COMPONENT JTDKZ IS PORT(CLK,SB,cnt,RST: IN STD_LOGIC; en,MR,MY,MG,BR,BY,BG: OUT STD_LOGIC; din:out STD_LOGIC_vector(7 downto 0) ); END COMPONENT;COMPONENT JSQ IS PORT(en, RST: IN STD_LOGIC; Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; Cnt: OUT STD_LOGIC; QH, QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT;COMPONENT YIMA7 ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );END COMPONENT;BEGINU0:JTDKZ PORT MAP(CLK,SB,CN,RST,E,LED1,LED2,LED3,LED4,LED5,LED6,DI);U1:JSQ PORT MAP(E,RST,DI,CLK,CN,YIMA1,YIMA2);U2:YIMA7 PORT MAP(YIMA1,SEG1);U3:YIMA7 PORT MAP(YIMA2,SEG2);END BEHAVIORAL;九、实验结果与分析若SB为高电平，主干道45s显示红灯，45s显示绿灯，支干道上25s显示绿灯，25s显示红灯，5s显示黄灯作为过渡。若SB为低电平，表示两边都有车，道路两边的红绿灯有序亮灭45s倒计时后再从45s重新开始倒计时。置位时显示45s。十、心得体会通过此次课程设计，使我对EDA程序设计有了进一步的学习，