CPLD及电子CAD报告.doc

EDA实验室CPLD与电子CAD报告班 号： 序 号： 学 号: 姓 名： 同组同学姓名： 三峡大学电气与新能源学院一、 VHDL中的进程、信号、变量VHDL的基本结构：Entity(实体)用来说明模型外部的输入输出特征Architecture（构造体）用来定义模型的内容和功能每一个构造体必须有一个实体与它相对应，所以两者一般成对出现。(一)、进程1.进程语句的基本格式进程标号：PROCESS(信号敏感表)ISBEGINEND PROCESS进程标号；(二)、信号 信号是描述硬件系统的基本数据对象，它的性质类似于连接线。它可以代表连线、内连元件、或端口。用“=”来给信号赋值。信号可以作为设计实体中并行语句模块间的信息交流通道。信号定义的语句格式与变量相似，信号定义也可以设置初始值。在进程中只能将信号列入敏感表，而不能将变量列入敏感表。1. 信号的定义格式：SIGNAL 信号名： 数据类型：=初始值；2.信号的赋值语句表达式： 目标信号名 = 表达式 AFTER 时间量； 这里的表达式可以是一个运算表达式，也可以是数据对象（变量、信号或常量）3.试验程序LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY simp_45_46 ISPORT (a,b,c,d:IN std_Logic; g:OUT std_Logic);END simp_45_46;ARCHITECTURE logic OF simp_45_46 ISSIGNAL e,f : std_Logic;BEGINe= a or b;f=not(c or d);g =e and f;END logic;(三)、变量变量是一个局部量，只能在进程和子程序中使用。必须在进程和子进程的说明性区域说明。不能表达连线和存储元件。变量的主要作用是在进程中作为临时的数据存储单元。1. 定义变量的一般表述：WARIABLE 变量名 ：数据类型 := 初始值；2. 变量赋值的一般表述为:目标变量名 := 表达式； 因此，变量赋值符号是“：=”，变量数值的改变是通过变量赋值来实现的。赋值语句右方的“表达式”必须是一个与“目标变量名”具有相同数据类型的数据，这个表达式可以是一个运算表达式，也可以是一个数值。3.信号与变量的比较信号与变量赋值语句功能的比较比较对象信号SIGNAL变量VARIABLE基本用法用于作为电路中的信号连线用于作为进程中局部数据存储单元适用范围在整个结构体内的任何地方都能适用只能在所定义的进程中使用行为特征在进程的最后才对信号赋值立即赋值信号与变量的差别:1. 声明方式与赋值符号不同，变量声明为Variable,赋值符号为“：=”，而信号声明为Signal,代入语句采用 “=”代入符。2. 信号在结构体(architecture)内，进程(process)外定义；而变量进程内定义。换句话说，信号的“有效域”为整个结构体，可在不同进程间传递数值；变量的有效域只是定义该变量的进程，不能为多个进程所用3. 操作过程不相同。在进程中，变量赋值语句一旦被执行，目标变量立即被赋予新值，在执行下一条语句时，该变量的值为上一句新赋的值；而信号的赋值语句即使被执行也不会立即发生代入，下一条语句执行时，仍使用原来的信号值(信号是在进程挂起时才发生代入的）。二 、并行语句、顺序语句(一)、并行语句 在VHDL中，并行语句有多种语句格式，包括：并行信号赋值语句、进程语句、块语句、条件信号赋值语句、元件例化语句，生成语句，并行过程调用语句。个中并行语句在结构体中的执行是同时进行的，或者说是并行运行的，其执行方式与书写的顺序无关。1、 并行信号赋值语句：它包括简单信号赋值语句、条件信号赋值语句和选择信号赋值语句。1） 简单信号赋值语句简单信号赋值语句是VHDL并行语句结构的最基本单元，它的语句格式如下： 赋值目标 = 表达式 式中赋值目标的数据对象必须是信号，它的数据类型必须与赋值符号右边表达式的数据类型一致；2） 条件信号赋值语句其表达方式如下： 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE . 表达式；3) 选择信号赋值语句 其语句格式是： WITH 选择表达式 SELECT 赋值目标信号 = 表达式 WHEN 选择值 表达式 WHEN 选择值 . 表达式 WHEN 选择值；2.并行语句的优点：并行语句是硬件描述语言与一般软件程序的最大区别所在，所以并行语句在结构体中的执行都是同时进行的，即他们的执行顺序与语句的书写的先后顺序无关。这种并行性是由硬件本身的并行性所决定的，即电路接通电源，它的各部分就会按照事先设计好的方案同时工作。3.选择信号赋值语句的实验程序为：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY zx_23_24 ISPORT(a,b,c,d:IN Std_Logic; s:in std_logic_vector(1 downto 0); x:OUT Std_Logic);END zx_23_24;ARCHITECTURE logic OF zx_23_24 ISBEGINwith s selectx=a when00, b when01, c when10, d when others;end;4.选择信号赋值语句的波形仿真：(二)、顺序语句 顺序语句只能出现在进程、函数和过程中。顺序语句包括：赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句。1. 赋值语句： 赋值语句有两种，即信号赋值语句和变量赋值语句。每一种赋值语句都由3个基本部分组成，即赋值目标、赋值符号和赋值源。1）顺序赋值语句的程序：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY zx_23_24 IS PORT (en:in std_logic; y :OUT Std_Logic_vector(0 to 7);END zx_23_24;ARCHITECTURE logic OF zx_23_24 ISSIGNAL s1,s2 :Std_Logic;SIGNAL t:Std_Logic_vector(0 to 7);BEGINPROCESS(s1,s2,en)Variable v1,v2:Std_Logic;Beginif en=1 thenV1:=1; V2:=1;s1=1; s2=1;t(0)=v1; t(1)=v2;t(2)=s1; t(3)=s2;v1:=0; v2:=0;s2=0; t(4)=v1;t(5)=v2; t(6)=s1;t(7)=s2;end if;End process;y=t;end;2）顺序赋值语句波形仿真三、 循环语句、双向口 双向端口在完成输入功能时，必须使原来成输出模式的端口成高阻态，否则，待输入的外部数据势必会与端口处原有电平发生“线与”，导致无法将外部数据正确的读入，从而实现“双向”的功能。双向口举例：ENTITY ldcnt IS PORT (clk, ld, oe: IN std_logic;count: INOUT std_logic_vector(7 DOWNTO 0);END ldcnt; ARCHITECTURE archldcnt OF ldcnt ISSIGNAL int_count: std_logic_vector(7 DOWNTO 0); BEGINcnt: PROCESS (clk)BEGINIF rising_edge(clk) THENIF ld=1 THEN int_count = count; ELSE int_count = int_count + 1;END IF;END IF;END PROCESS cnt ;outen: PROCESS (oe, int_count) BEGINIF oe = 1 THEN count = int_count ; ELSE count Z) ; END IF ;END PROCESS outen;END archldcnt; 四 、数字钟综合设计数字钟是一种用数字电路实现时，分，秒计时的装置，与机械性时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字中从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及实现方法。且由于数字钟包括组合逻辑电路和时序电路，通过它们可以进一步学习与掌握各种组合逻辑电路和时序电路的原理与使用方法。(一)60进制实验程序：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all; entity aa_60_45_46 is port(clk,clr,en:in std_logic; carry :out std_logic; ge :out std_logic_vector(3 downto 0); shi :out std_logic_vector(3 downto 0);end aa_60_45_46;architecture one of aa_60_45_46 is signal g:std_logic_vector(3 downto 0);signal s:std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s) begin if clr=1 then g=0000;s=0000; elsif clkevent and clk=1 then if en=0 then if g=1001 and s=0101 then g=0000;s=0000;carry=1; elsif g=1001 then g=0000;s=s+1; else g=g+1;carry=0; end if; end if;end if;end process;ge=g;shi=s;end; (二)60进制的波形仿真：(三)24进制的实验程序：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all; entity aa_24_45_46 is port(clk,clr,en:in std_logic; carry :out std_logic; ge :out std_logic_vector(3 downto 0); shi :out std_logic_vector(3 downto 0);end aa_24_45_46;architecture one of aa_24_45_46 is signal g:std_logic_vector(3 downto 0);signal s:std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s) begin if clr=1 then g=0000; elsif clkevent and clk=1 then if en=0 then if g=0011 and s=0010 then g=0000;s=0000;carry=1; elsif g=0011 then -and s0010 then g=0000;s=s+1; else g=g+1;carry=0; end if; end if;end if;end process;ge=g;shi=5 then speaker=clk2; elsif fs=0 and fg=0 and ms=0 and mg=0 then speaker=clk3; else speaker=0;end if;end process;end; (六)驱动蜂鸣器工作的波形仿真 (七)数字时钟的原理图四 Protel 原理图、PCB图一Protel原理图二PCB图五 、总结刚接触VHDL和CAD的时候感觉不是很好学，实验报告上的东西看的不是很懂.老师建议我们借一本潘松编著的书.其实CHDL和C语音在编译的语法上有相似性的.两种都有变量、并行语句、顺序语句,循环语句、赋值语句等等只是语法的使用,变量的定义不同. 在做实验的过程中,我们遇到了很多问题.刚开始是仿真方面.慢慢的熟悉了.后来就是时钟的设计.设计时钟并不是件易事.总是有很多语法错误.修改了好多次.这使我明白,看懂和设计出来,存在很大的差距.最终我们还是设计出来了.经过努力，简易电子时钟的设计基本上算是基本完成了，在整个设计中，我最大的体会就是：难！我们在本次的课程设计中，发现了很多问题，同时做起来也很难、不顺手，看着简单的电路，要动手把它设计出来实非易事，主要原因是我们没有经常动手设计电路，这就要求我们在以后的学习中，应该注意到这一点，更重要的是我们要学会把从书本上学到的知识和实际电路联系起来，这不论对我们以后的学习还是就业，都会起到很大的促进和帮助，我相信，通过这次的课程设计，在下一阶段的学习中我们