Cadence SE使用简明手册.doc

Cadence SE使用简明手册准备工作1布局布线流程2Step 1 读入LEF工艺文件2Step 2 读入标准单元的Verilog模型2Step 3 读入Verilog网表文件3Step 4 读入电源PAD和Corner网表3Step 5 FloorPlan4Step 6 手工移动Corner PAD5Step 7 Place IO PAD6Step 8 插入IO Bridge6Step 9 放置宏单元7Step 10 Add Power Ring7Step 11 Place Cell7Step 12 Place Filler Cells8Step 13 Connect Ring8Step 14 WRoute9注意事项1 由于SE版图设计可能需要反复循环多次，SE也有可能异常退出，在设计过程中每个步骤都使用save/fload命令或者从菜单上直接选择FileSave as保存当前的结果，可以节约很多时间。这里建议在最终确保正确前不要覆盖前次保存的结果，而选择Save as保留中间过程2 SE操作过程中，如果上一步操作结果中出现了错误（ERROR）信息，SE就不能再正确处理后续的命令，必须重新调入上一步保存的结果，使用fload命令或者从菜单上直接选择FileOpen。准备工作1 综合得到正确的verilog网单文件2 建议在设计文件目录下建立layout子目录存储SE工作过程中的全部文件。3 编写se.ini初始化文件，在这个文件中制定临时文件的保存路径（即用save命令保存的文件都将放置到该目录下）该文件只有一行内容set v db.design.dir dbs ;在layout目录下建立dbs子目录，命令：mkdir dbs4 全部可能要用到的工艺库文件已经被整理放置到/eda/cadence/huang/course_lib目录下5 键入seultra&或者sedsm&或命令，运行SEsedsm -m=200 & （指定SE 启动时使用200M 内存）布局布线流程Step 1 读入LEF工艺文件依次读入两个LEF工艺文件，注意一定要先读入描述标准单元LEF文件，再读入描述IO端口的LEF文件。直接从菜单选择FileimportLEF，在弹出的对话框（Fig 1）中选择路径到/eda/cadence/huang/course_lib目录下，先读入umc18_61m.lef文件。重复上述过程，读入umc18io3v5v_61m.lef文件Fig 1 读入LEF文件对话窗口Step 2 读入标准单元的Verilog模型需要读入的同样是两个文件，但不同于LEF文件，这两个文件可以一次性全部读入。直接从菜单选择Fileimportverilog，在弹出的对话框中选择Browse，在后续弹出的窗口中，将路径指到/eda/cadence/huang/course_lib目录下，添加umc18.v文件和umc18io3v5v.v文件（Fig 2右图）。在Options中，将Power Nets、Logic 1 Net改成VDD，将Ground Net、Logic 0 Net改成GND，将Special Nets一栏填写上VDD GND，参见Fig 2左图所示形式。Fig 2 读入标准单元的Verilog模型Step 3 读入Verilog网表文件这里读入的是前面用Design Compiler综合得到的网单直接从菜单选择Fileimportverilog，在弹出的对话框中选择网单存储的路径并读入相应的网表文件。填写Verilog top module名称，一定要确保与利用综合得到的整个系统的网表的top module一致。Step 4 读入电源PAD和Corner网表首先，编写相应的网表文件.def，对电源PAD和CornerPad进行声明。以下是.def文件的格式，design后面的设计名称一定要保证和top module的名称相同Fig 3 .def文件示例直接从菜单选择FileimportDEF将前面编写好的.def文件读入。Step 5 FloorPlan进行布局规划，结果将保存到floor文件。直接从菜单选择FloorPlanInitialize FloorPlan，在弹出的对话框（Fig 4左图）中对将要进行的设计进行一个整体的规划。以下对该对话框中的内容进行几点解释：Die Size Constraint部分：选择Aspect Ratio将给出一个整个布局区域的宽长比，通常宽长比设定为1.0，这样最终得到的芯片将是一个方形；选择Height或Width将给出布局区域的一个方向上的长度限定，软件在自动布局过程中将只考虑满足这个方向上的宽长比要求，而可能在另一个方向上随意缩伸；选择Fixed Size将同时给定Height和Width值，这也就限定了整个布局区域的大小。这部分的选择因用户的实际情况而定。IO To Core Distance部分：这部分定义了IO PAD到核心模块的距离，在满足其他条件下，这里应给出足够的距离确保后面Step 10中能够顺利加入电源环。在本次试验中可以设定为100u。Core Area Parameters部分：Row Utilization给出了区域的利用率。Row Spacing给出Row之间的间距，一般金属层在3-4层以上这个值给零，否则需要给出一个较大的空隙，本次实验中使用的工艺为6层金属，故此值可以设为零Block Halo Per Side给出标准单元与宏单元之间的距离，这个距离也由电源线的宽度决定，因为如果放入宏单元要绕着宏单元布两圈电源线，本次实验中可设为60u选中Flip Every Other Row，隔行row将进行翻转，以保证靠在一起的部分同为power或ground。选中Abut Rows，则上下两行row紧挨的power或ground之间会有一定的重叠，这里选中Flip Every Other Row之后再选择Abut Rows才有意义。CalculateSE将根据用户上面的限定估算出芯片的面积和利用率，如果利用率过高（90%或95%以上）需要重新调整参数Fig 4 Initialize FloorPlan对话窗口及Variable选单窗口Step 6 手工移动Corner PAD由于软件无法自动放置Corner PAD，也无法自动找到Corner PAD，需要用户逐个手工移动这些单元。在输入框中敲入下列命令。其中N,S,FS,FN分别表示PAD的方位。MOVE CELL CORNERPAD1 OV N AT (-499620,-499520) ;MOVE CELL CORNERPAD2 OV S AT (305100,305100);MOVE CELL CORNERPAD3 OV FS AT (-305100,305100) ;MOVE CELL CORNERPAD4 OV FN AT (305100,-305100) ;注意方框一角上的斜杠的方向，通过键入FN、FS、N、S等命令可以对PAD进行翻转，当翻转到一个正确的方向后，调整完成。Fig 5 手工移动CornerPad工作实景Step 7 Place IO PAD从菜单选择PlaceIOs，在弹出的选单中使用默认设置即可。如果出现错误，最大的可能是网单文件有问题。（参见附录1）Step 8 插入IO Bridge从菜单上直接选择PlaceFiller CellsAdd cells，根据使用的工艺库将Model和Prefix（Fig 6 左图）填写正确，具体到本次的umc18的库，从大到小相应的名称为PFILL、PFILL9、PFILL1、PFILL01每次只能放置一种Bridge Cells，注意一定要从最大的放起。另外，在填写Prefix的名称的时候，不能够带下划线，需要另起一个名字，Model与Prefix要一一对应。Fig 6 插入IO Bridge对话窗口与工作实景Step 9 放置宏单元Step 10 Add Power Ring直接选择菜单中RouteCreate Ring，弹出的选单（Fig 7左图）中，Ring Configuration里面需要填写Power Ring的宽度、间距等数据信息，一般要视实际需求而定，在本次试验中可以全部按Fig 7 左图设定 Fig 7 添加电源环对话窗口及工作实景Step 11 Place Cell从菜单上直接选择PlaceCells，在弹出的选单中，建议选中Pin PlacementFig 8 Place CellsStep 12 Place Filler Cells放置Filler的过程与Step8放置Bridge相似。从菜单上直接选择PlaceFiller CellsAdd cells，根据使用的工艺库将Model和Prefix填写正确，具体到本次的umc18的库，相应的名称从大到小依次为FILL64、32、16、8、4、2、1，每次只能放置一种Filler Cells，注意一定要从最大的Filler放起Fig 9 Place Filler Cells对话窗口Step 13 Connect Ring从菜单选择RouteConnect Ring Fig 10 Connect FollowPinStep 14 WRoute直接从菜单选择RouteWRoute，使用缺省配置即可。Fig 11 WRoute对话窗口附录一 umc18工艺库IO PAD的使用当完成一个core的设计之后，需要在进行综合、布局、布线之前对core的输入输出端口进行处理，也就是编写顶层module将IO PAD单元加入到设计中。不同的工艺库队赢得IO PAD的名称以及具体使用方式各有不同，具体到本次实验中用到的umc18工艺库，他所使用的IO PAD是复用的，通过对管脚的正确配置达到不同的功能。umc18工艺库的IO PAD，以具有2mA负载驱动能力的P2A( P ,Y , A ,ODEN ,OCEN , PU , PD , CEN , CSEN )为例，该PAD一共有9个IO端口。在作为输入PAD使用（Fig 12）时，Y端口与内部core的输入端口相连，P端口与顶层的外部PAD线相连；在作为输出PAD使用（Fig 13）时，A端口与内部core的输出端口相连，P端口与顶层的外部PAD线相连；具体作为输入输出使用时的配置参数见Tab 1Tab 1 PAD在作为输入、输出使用时相应的配置方式CENCSENODENOCENPUPDA输入1000100输出101110A Fig 12 input PAD Fig 13 output PADFig 14 IO PAD使用范例附录二 SE常见问题FAQ1 综合后输出网表应选用什么格式？由于SE在导入网表的过程中只能识别Verilog文件，因此在综合后一定要将网表存储为.v格式。2 为什么综合后有些PAD被屏蔽了？Design Compiler在综合的过程中，如果未加声明，将直接把PAD按照普通端口来处理，这样软件会自动尝试增加“pad”到设计中，而一些PAD由于软件无法找到与之相匹配的“pad”使得在综合后被屏蔽。解决方法：在综合中使用Fig 14所示的Script文件，添加“set_dont_touch P2A”命令语句，以确保在综合的工程中，软件不对所用道德PAD做任何操作。如果用到的PAD不止一个，则需要逐个进行声明。直接在命令行中键入该文件的文件名（如这里的文件名为syn），既可以完成整个综合过程。Fig 15 用于综合的Script文件3 FloorPlan过程中如何确定设计的大小最好？对于一般的设计较多使用到的是定义宽长比的方式。对于大量使用了宏单元的设计，建议使用给定宽长值的方式来确定设计的大小，因为在进行FloorPlan的过程中，软件将宏单元的面积按照0来计算，如果使用其他几种面积限定方式，将需要把row的利用率调得非常低，1%甚至0.1%，因此，在大量使用宏单元的情况下建议通过估算给出固定的宽长值，并通过后续试验进行相应的调整。4 为什么插入IO Bridge的过程中经常死机？软件自动插入IO Bridge的过程需要较大的内存空间，而在启动SE的过程中自动分配的内存空间较小，无法适应实际的需要。在启动过程中，键入命令seultra m=150，其中“-m=150”表示分配100M的内存空间给SE。不要随意分配过大