vhdl答疑解惑.doc

关键词：l设计库和标准程序包librarylibrary_name;uselibrary_name.package_name.all;由于STD_LOGIC数据类型不属于VHDL标准库，所以使用时要予以以下声明。library IEEE;use IEEE.Std_Logic_1164.all;lENTITY称为实体，描述了电路器件外部情况及各信号端口的基本性质。entityentity_nameisgeneric(generic_list);port(p_name:port_m data_type;p_name:port_mi data_type);end entityentity_name;电路的端口及其端口信号描述语句PORT()p_name端口信号名port_m端口模式：IN单向只读模式，规定数据只能通过此端口被读入实体中。OUT单向输出模式，规定数据只能通过此端口从实体向外流出，或者可以将实体中的数据向此端口赋值。INOUT输入输出双向口BUFFER与INOUT类似，区别在于输入信号来自于实体内部产生的回读输出的信号，即允许反馈。data_type数据类型：整数数据类型INTEGER布尔数据类型BOOLEAN标准逻辑位数据类型STD_LOGICtype std_ulogic is ( U, - UninitializedX, - Forcing Unknown0, - Forcing 01, - Forcing 1Z, - High ImpedanceW, - Weak UnknownL, - Weak 0H, - Weak 1-，- Dont Care);位数据类型BITBIT数据类型的信号规定的取值范围是逻辑位1，0。lARCHITECTURE称为结构体，结构体负责描述电路内部逻辑功能或电路结构，并行语句。architecture architecture_name of entity_name isarchitecture_declarations（说明语句）beginconcurrent_statements（功能描述语句）end architecture architecture_name ;说明语句：包括在结构体中需要说明和定义的数据对象、数据类型、元件调用声明等。并非必须的。功能描述语句：必须的，给出相应的电路功能描述语句，可以是并行语句、顺序语句或他们的混合。lPROCESS_END PROCESS进程语句和顺序语句，VHDL中，所有合法的顺序描述语句必须放在进程语句中，比如IF_THEN_ELSE_END IF等。process_label:process ( sensitivity_list ) is process_declarations？beginsequential_statements？end process process_label ;sensitivity_list：敏感信号表，通常要求把进程中所有的输入信号都放在敏感信号表中。PROCESS的执行依赖于敏感信号的变化，当某一敏感信号发生跳变，就将启动此进程语句，而在执行一遍整个进程的顺序语句后，便返回进程的启示端，进入等待状态，直到下一次敏感信号中某一信号跳变才再次进入“启动运行”状态，再执行一遍进程。一个结构体中，可以存在多个进程，它们是并行的，而任意一个进程属于顺序语句。lAND(与)、OR（或）、NOT（非）、NAND（与非）、NOR（或非）、XOR（异或）、XNOR(同或)逻辑操作符，构成组合电路，他们的操作数有三种类型，分别为BIT BOOLEAN STD_LOGIC.lIF_THEN_ELSE_END IF条件语句ifconditionthensequential_statementsend if;ifconditionthensequential_statementselsesequential_statementsend if;ifconditionthensequential_statementselsifconditionthensequential_statementselsesequential_statementsend if;l赋值语句signal_name = delay_mechanism waveform;WHEN_ELSE条件信号赋值语句signal_name = delay_mechanism waveform1whencondition1elsedelay_mechanism waveform2whencondition2else. . .delay_mechanism waveformn;withselectionselectsignal_name = delay_mechanism waveform1whenchoice1,delay_mechanism waveform2whenchoice2,. . .delay_mechanism waveformnwhenothers;lSIGNAL信号定义和数据对象(Data Objects),它规定了信号的行为方式和功能特点。Simplified Syntax:signalsignal_name : type;signalsignal_name : type := initial_value;注：signal可作为内部的节点，这就决定它不需要像端口那样定义模式，即数据流动不受方向限制，可用来建立寄存器等。lEVENT信号跳变检测表示和信号属性函数signal_nameeventand signal_name=(1)(0)l不完整条件语句与时序电路比如在未满足if条件，又没有else明确指出其他条件时如何操作时，即在条件语句中没有对所有可能发生的条件给出对应的处理方式，这样就产生了不完整条件语句。此时，VHDL综合器将引进一个时序元件保持当前状态值。利用这种不完全条件语句的描述引进寄存器元件，从而构成时序电路的方式是VHDL描述时序电路最重要的途径。CLKLAST_VALUE=0(1)rising_edge(