现代电子技术基础数字部分三臧春华郑步生刘方崔晓平著北京航空航天大学出版社PPT课件.ppt

第三章组合逻辑电路 3 1数字集成器件简介 3 2常用组合逻辑模块 3 3组合电路分析 3 4组合电路设计 3 5险象与竞争 3 6小结 组合电路 当前输出仅和当前的输入有关 3 1数字集成器件简介 一 集成电路简介二 集成电路的主要电气指标三 逻辑电路的输出结构四 正逻辑和负逻辑五 常用门电路及逻辑符号 一 集成电路简介 TTL 晶体管 晶体管逻辑 速度快 标准 S LS AS ALS F MOS 金属 氧化物 半导体逻辑 功耗低 PMOS NMOS CMOS HC AHC AC HCT ACT AHCT LV LVC ECL 发射极偶合逻辑 速度更快 1 集成电路工艺 2 集成电路的系列和命名 系列 74系列 民品系列 工作温度 0 70 54系列 工业级 工作温度 55 125 4000系列 早期的COMS产品系列 工作电压 3 18V 命名 如 SN74LS00SN 生产厂标 Texas公司 74 系列号 LS 生产工艺类型 00 功能号 2输入端与非门 SN74LS00 双列直插封装 扁平封装 3 TTL与非门内部电路 三极管的工作状态 饱和 截止 放大 4 CMOS与非门内部电路 PMOS管 NMOS管 MOS管性能接近理想开关 PMOS 输入高断开 输入低导通 NMOS 输入高导通 输入低断开 二 集成电路的主要电气指标 输出高电平VOH 输出高电平时允许的最低电压 输出低电平VOL 输出低电平时允许的最高电压 输入高电平VIH Von开门电平 输入高电平时允许的最低电压 输入低电平VIL VOFF关门电平 输入低电平时允许的最高电压 DM74LS00的电平参数 VOH 2 7V VOL 0 5V VIH 2V VIL 0 8V 1 输入 输出电压 2 噪声容限 高电平噪声容限VNH VNH VOH VIH 低电平噪声容限VNL VNL VIL VOL DM74LS00的噪声容限 VNH VOH VIH 2 7V 2V 0 7VVNL VIL VOL 0 8V 0 5V 0 3V 集成电路的电平参数表 3 输入 输出电流 IIH 输入高电平时 注入到电路的电流最大值 IIL 输入低电平时 从电路中流出电流的最大值 IOH 输出高电平时 电路可输出的最大电流 IOL 输出低电平时 电路可吸收的最大电流 DM74LS00的电流参数 IOH 0 4mAIIH 20uAIOL 8mAIIL 0 4mA 4 扇出系数 门电路可以驱动同类门电路的最大个数 N Min IOH IIH IOL IIL DM74LS00的扇出系数 N Min IOH IIH IOL IIL Min 0 4mA 20uA 8mA 0 4mA 20 5 平均传输延时时间 tr 上升时间 tf 下降时间 tpdL 高电平到低电平的平均延迟时间 tpdH 低电平到高电平的平均延迟时间 tpd tpdL tpdH 2 平均传输延迟时间 DM74LS00的tpd 9 5ns 6 功耗 三 逻辑电路的输出结构 输出结构等效为上下两个开关 工作时两个开关总是一合一闭 输出端不能并联 1 推拉式结构 输出结构等效为只有下方一个开关 工作时输出端要加上拉电阻 可以把两个以上的OC输出并联在一起 并联后的逻辑关系为与 线与 2 开路输出 OC 结构 开路输出结构的应用 3 三态输出结构 输出端除0 1状态外 还有一种高阻态 等效于输出端开路 输出端可以并联 但要保证在同一时刻最多只有一个输出端不是高阻态 三态输出结构的应用 1 Y0 Y3在同一时刻只有一个为1 当Yi 1时 Y di 三态输出结构的应用 2 四 正逻辑和负逻辑 正逻辑 0表示低电平 1表示高电平 负逻辑 1表示低电平 0表示高电平 五 常用门电路及逻辑符号 逻辑符号用来表示芯片的逻辑功能 1 逻辑功能 与 或 非 与非 或非 异或 与或非 2 正 负逻辑 输入 输出脚上有无空心箭头 3 输出结构类型 推拉式结构 OC结构 三态输出结构 4 使能端 低电平有效 高电平有效 5 管脚编号 逻辑符号 74125逻辑符号 几种芯片的逻辑符号 部分门电路的型号及名称 3 2常用组合逻辑模块 一 并行加法器二 数值比较器三 编码器四 译码器五 数据选择器六 常用组合逻辑器件 一个模块完成某个常用的特定的功能 如加法器 数值比较器 编码器 译码器 数据选择器等 一 并行加法器 加法器 完成二进制数加法运算 1 4位加法器的逻辑符号 2 加法器的级联 3 加法器的应用 用4位加法器构成余3码到8421码的转换器 余3码减去3得到8421码 减3用加 3实现 3的补码为1101 二 数值比较器 一位数值比较器 比较两个二进制无符号数的大小关系 1 数值比较器的逻辑符号和功能 级联输入 2 数值比较器功能表 3 数值比较器的级联 4 数值比较器的应用 例 设输入的8421码为A3A2A1A0 当输入小于5时输出0 大于等于5时输出1 三 编码器 对输入事件编成对应的二进制代码 1 编码器的逻辑符号 8线 3线编码器74LS148 2 编码器功能表 3 编码器的扩展 用2片74148组成16线 4线编码器 四 译码器 把输入的二进制代码转换成对应的输出信号 常用的译码器有变量译码器和显示译码器等 1 变量译码器 变量译码器的逻辑符号 双2 4译码器3 8译码器 3 8译码器功能表 变量译码器的扩展 1 用两片3 8译码器组成4 16译码器 变量译码器的扩展 2 用5片2 4译码器组成4 16译码器 树型扩展 2 数据分配器 由变量译码器构成 3 显示译码器 显示的内容 指示灯 数字 符号 图形等 显示的器件 发光二极管 辉光管 荧光管 液晶显示器 等离子体显示板等 显示器的组成 单个 数码管 点阵等 驱动器 要求输出一定的电流使发光器件发光 7段共阴极LED数码管 LED的驱动电路 一般LED的工作电流选在5 10mA 但不允许超过最大值 通常为50mA LED可以直接由门电路驱动 低电平驱动 输出为低电平时 LED发光 IOL 8mA 高电平驱动 输出为高电平时 LED发光 IOH 0 4mA 低电平驱动高电平驱动 LED数码管 外形图共阴型共阳型 七段显示译码器 74LS48芯片 74LS48芯片功能表 74LS48芯片的使用 增加驱动能力 五 数据选择器 从多个输入中选择1个输出 又称为多路开关 MUX 1 数据选择器逻辑符号 8选1MUX双4选1MUX 2 8选1MUX功能表 3 数据选择器的扩展 1 数据选择器的扩展 2 六 常用组合逻辑器件 见P76 表3 12 一 组合电路分析步骤二 SSI组合电路分析三 MSI组合电路分析 3 3组合电路分析 分析 已知逻辑电路 导出电路的逻辑功能 一 组合电路分析步骤 步骤 由给定的逻辑图逐级写出逻辑函数表达式 由逻辑函数表达式列出真值表 分析 归纳电路的逻辑功能 以上各步骤不是一成不变的 应视具体情况而定 只要能达到分析的目的 可以略去其中的某些步骤 连线画法 二 SSI组合电路分析 例1 分析以下电路的逻辑功能 例2 分析以下电路的逻辑功能 例3 分析以下电路的逻辑功能 例4 分析以下电路的逻辑功能 逻辑功能 M1控制输出原码或反码 M0控制清零 例5 分析以下电路的逻辑功能 逻辑功能 原码变补码 三 MSI组合电路分析 例1 写出以下电路输出函数的逻辑表达式 例2 P993 11 某计算机的各外部设备地址译码电路如图所示 图中的U1 U2是受管理的两个设备 地址输入为A11 A0 则U1 U2的地址码为多少 U1 地址 000011111001U2 地址 000011111101 例3 分析以下电路的逻辑功能 逻辑功能 全加器 例4 分析以下电路的逻辑功能 逻辑功能 奇判别电路 例4 续 逻辑功能 奇判别电路 一 电路设计的概念二 用SSI设计组合电路三 用MSI设计组合电路四 功能分解的设计方法 3 4组合电路设计 设计 已知功能要求 导出最佳逻辑电路 一 电路设计的概念 1 设计过程从实际设计要求开始 直到得到符合功能要求的最佳电路为止 2 设计方法对于同一设计对象 可以采用不同的设计思路和设计方法 从而得到不同的设计结果 3 最佳电路同一功能的电路可能采用不同的器件和不同的结构来实现 最佳电路的含义因此也各不相同 4 设计的阶段 用某种形式的逻辑描述来表示实际的设计要求 各种逻辑描述之间的变换 以变换成逻辑图为最终目的 除逻辑图外 真值表 功能表 卡诺图和逻辑方程等都是常用的描述逻辑函数的方式 二 用SSI设计组合电路 1 设计要求以门电路为基础 要求使用的门电路数量最少 门的输入端数也最少 2 设计步骤 分析设计要求 根据输出与输入间的逻辑关系列出真值表 利用公式法或卡诺图法化简逻辑函数 求出最简逻辑表达式 根据最简逻辑表达式画出逻辑图 一般来说 最简与或式同两级与非门电路对应 最简或与式同两级或非门电路对应 以上步骤可以灵活使用 3 设计举例 例1 设计一个四舍五入判别器 用来判别8421BCD码表示的十进制数是否等于或大于5 例2 设计4线 2线编码器 例3 设计4线 2线优先编码器 例4 设计一位全减器 例4 续1 例4 续2 例5 设计一位算数逻辑运算单元 S0 0时 A为原变量 S0 1时 A为反变量 用S0 A代替A 当M 0时 无CI M 1时 有无CI 用MCI代替CI 例5 续1 当S1 0时 无B S1 1时 有B 用S1B代替B 例5 续2 例6 设计四位比较器 例6 续 用 74LS04 74LS08 74LS86 74LS21 74LS64 各一片组成 P64 表3 5 4 使用逻辑门的几个问题 1 输入脚多余 与 多余脚接逻辑高或输入并联 或 多余脚接逻辑低或输入并联 2 输入脚不足 改变逻辑或用门电路扩展 3 扇出系数 采用功率门电路或改电路 三 用MSI设计组合电路 用MSI设计组合电路相对于SSI而言 有电路体积小 连线少 可靠性高的优点 其设计的最优标准为所用模块最少 连线最少 MSI多为专用芯片 可以实现特定功能 而通用性较强的有变量译码器和数据选择器 常用它们实现一般的逻辑函数 1 用比较器实现逻辑函数 例1 设计一个四舍五入判别器 用来判别8421BCD码表示的十进制数是否等于或大于5 例2 用比较器实现逻辑函数 判别一个5位二进制数是否小于27 26 10 11010 2 27 10 11011 2 2 用加法器实现逻辑函数 两位BCD码 BA B3B2B1B0A3A2A1A0二进制数 10 B A 8 B 2 B A S7S6S5S4S3S2S1S0 书上101页3 26题 利用4位二进制加法器将两位8421BCD码转换成二进制数 用加法器实现逻辑函数 续 3 用译码器实现逻辑函数 当使能端使能时 译码器输出了所有最小项的反 一般逻辑函数可以写成最小项表达式 因此 用译码器实现一般逻辑函数很方便 例 用3 8译码器组成一位全减器 最小项表达式对应译码器加与非门 用3 8译码器组成一位全减器 续 最大项表达式对应译码器加与门 4 用MUX实现逻辑函数 对于有n个地址变量的2n选1的MUX来说 当使能端有效时 其输出表达式为 而n个输入变量的组合函数的最小项表达式为 例1 用MUX实现逻辑函数 试用8选lMUX实现函数F U V W m 3 5 6 7 解 D0 D1 D2 D4 0 D3 D5 D6 D7 1 例2 用MUX实现逻辑函数 试用4选lMUX实现函数F U V W m 3 5 6 7 解 求得 D0 0 D1 D2 W D3 1 例3 用MUX实现逻辑函数 试用4选lMUX实现函数 F A B C D m 1 3 5 6 8 9 11 12 d 0 13 例4 用8选1MUX设计一位算数逻辑运算单元 例4 续1 输出F的逻辑图 例4 续2 输出Co的逻辑图 四 功能分解的设计方法 当系统较复杂时 需要把整个系统分解成若干个模块 这叫做函数分解或系统划分 经一次分解后得到的某些模块可能仍然比较复杂 还需要对这些模块进一步分解 例1 用4位加法器构成补码变换器 输入原码 SB3B2B1B0输出补码 SF3F2F1F0 其中S为符号位 例2 设计字符识别电路 识别输入的ASCII码是否是字符0 9 设输入ASCII码为D6 D0 输出为F 当输入是字符0 9时 F 1 否则 F 0 字符0 9的ASCII码为 30 H 39 H 例3 设计8421BCD码到2421BCD码变换器 从真值表中可见 A 5时 B A A 5时 B A 6 例4 设计1位8421BCD码加法器 加法器I 进行二进制加法 F A B Ci修正信号产生电路 判断是否要修正 修正C 1C Co F3 F2 F1 F0 m 10 31 加法器II 修正加6 不修正加0 例4 续1 修正信号产生电路 C Co F3 F2 F1 F0 m 10 31 例4 续2 例4 续3 例4 续4 例5 设计4位的算术逻辑单元 3 5险象与竞争 一 险象的产生二 逻辑险象及其消除方法三 功能险象和动态险象四 险象的排除 一 险象的产生 险象 电路产生的瞬时错误 又称为毛刺 以下情况使电路产生险象 构成电路的各元件均存在传输延迟时间tpd 任何两个输入信号不可能同时发生变化 总有先有后 输入信号本身存在上升时间tr和下降时间tf 二 逻辑险象及其消除方法 逻辑竞争 某一输入信号的变化沿不同的路径到达输出端的现象 逻辑险象 由逻辑竞争产生的险象 临界竞争 产生险象的竞争 非临界竞争 不产生险象的竞争 1 逻辑险象的表达式判别 某一输入变量X在表达式中以原变量和反变量的形式同时出现 则该变量的变化将引起逻辑竞争 否则不会引起逻辑竞争 当表达式中其他变量取某种特定值 使表达式简化为时 则X的变化将引起临界竞争 并产生0型险象 当表达式中其他变量取某种特定值 使表达式简化为时 则X的变化将引起临界竞争 产生1型险象 逻辑险象的表达式判别举例 在A C 0时 B的变化可能产生0型险象 A变量不产生逻辑竞争 B C变量产生逻辑竞争 2 逻辑险象的卡诺图判别 如果在卡诺图中有两个相临的最小项分