全定制数字钟芯片设计__计时部分.docx

本科毕业设计（论文）全定制数字钟芯片设计计时部分学 院 材料与能源学院 专 业 微电子学 年级班别09级（2）班 学 号 3109007507 学生姓名 苏 辉 龙 指导教师 陈 先 朝 2013 年 06月 全定制数字钟芯片设计计时部分 苏辉龙 材料与能源学院 曹中明 材料与能源学院摘 要数字钟是一种用数字显示时分秒的记时装置，与传统的机械钟相比，他具有走时准确显示直观无机械传动装置、使用寿命更长等优点，因而得到了广泛的应用。小到人们的日常生活中的电子手表，大到车站码头机场等公共场所的大型数显电子钟。本文用正向设计的方法设计数字钟芯片，实现了时、分、秒的计时功能，整个数字钟芯片由脉冲产生电路、分频电路、译码显示电路、校正电路等组成。脉冲是由晶体振荡器产生，分和秒用的60进制计数器是用两个二分频电路，一个三分频电路和一个五分频电路级联实现的。而24进制计数器是用一个三分频电路，一个二分频电路和一个五分频电路来实现。利用Tanner Pro这个软件，分别绘制出计时部分的二分频电路、三分频电路、五分频电路以及级联这些分频电路绘制出六十分频和二十四分频电路。接着，分别对这些电路实现仿真，均能实现分频功能。最后使用L-Edit画出六十进制、二十四进制计数器的版图，并进行设计规则检查和版图与电路一致性检查（LVS）。关键词：数字钟，芯片设计，全定制，版图AbstractDigital Clock is a digital display device of minutes, seconds, hour. Compared with the traditional mechanical clock, it is accurate, direct display, no mechanical transmission device. It have the advantages of long service life. Therefore it has been widely used. Small electronic watch play an important role in peoples daily lives, such as the station, wharf, airport, public places.This paper uses top-down design method to design digital clock chip, The clock has display of the hours, minutes, seconds and timing function. The whole digital clock chip is consisted of pulse circuit, frequency division circuit, decoding display circuit, correcting circuit. Pulse is generated by the crystal oscillator. The 60 counter is used with two binary frequency circuit, five binary frequency circuit and three binary frequency circuit. The 24 counter is used with two binary frequency circuit. The project is design with two binary frequency circuit, three binary frequency circuit and five binary frequency circuit on Tanner Pro. They are combined into the 60 counter and 24 counter. These circuits are simulated and tested. Finally the 60 counter and the 24 counter are layout on L-Edit. They all pass the design rule and the LVS.Key word: Digital clock, Chip design, Full- custom , Layout目 录1 绪 论11.1 课题背景11.1.1 世界集成电路产业结构的变化及其发展历程11.1.2 我国集成电路产业现状21.1.3全定制法21.2 课题介绍31.3 论文思路及研究内容32 总电路设计62.1 脉冲的产生62.1.1 石英晶体振荡器62.1.2 秒脉冲的产生72.2分频电路82.3 译码显示电路82.3.1 数码显示器的介绍82.3.2 十进制七段译码显示92.3.3 六进制译码显示电路112.3.4 三进制七段译码显示电路132.4 校时电路143 计时部分设计173.1 二分频触发器的电路原理173.2 二进制加法计数器分频原理183.3 六十分频电路203.3.1 用最少的触发器实现的六十分频电路203.3.2 用最少的逻辑门实现的六十分频电路233.4 二十四进制分频电路293.5 分频电路功耗分析314版图设计324.1 计时部分版图设计324.1.1 二分频版图设计324.1.2 三分频版图设计334.1.3 五分频版图设计344.1.4 六十分频版图设计344.1.5 二十四分频版图设计354.1.6 版图与电路一致性检查36结 论38参考文献39致 谢401 绪 论1.1 课题背景1.1.1 世界集成电路产业结构的变化及其发展历程 回顾集成电路的发展历程，我们可以看到，自发明集成电路至今40多年以来，从电路集成到系统集成这句话是对IC产品从小规模集成电路（SSI）到今天特大规模集成电路（ULSI）发展过程的最好总结，即整个集成电路产品的发展经历了从传统的板上系统（System-on-board）到片上系统（System-on-a-chip）的过程。在这历史过程中，世界IC产业为适应技术的发展和市场的需求，其产业结构经历了三次变革1。第一次变革：以加工制造为主导的IC产业发展的初级阶段。70年代，集成电路的主流产品是微处理器、存储器以及标准通用逻辑电路。这一时期IC制造商（IDM）在IC市场中充当主要角色，IC设计只作为附属部门而存在。这时的IC设计和半导体工艺密切相关。IC设计主要以人工为主，CAD系统仅作为数据处理和图形编程之用。IC产业仅处在以生产为导向的初级阶段。第二次变革：Foundry公司与IC设计公司的崛起。80年代，集成电路的主流产品为微处理器（MPU）、微控制器（MCU）及专用IC（ASIC）。这时，无生产线的IC设计公司（Fabless）与标准工艺加工线（Foundry）相结合的方式开始成为集成电路产业发展的新模式。第三次变革：四业分离的IC产业90年代，随着INTERNET的兴起，IC产业跨入以竞争为导向的高级阶段，国际竞争由原来的资源竞争、价格竞争转向人才知识竞争、密集资本竞争。以DRAM为中心来扩大设备投资的竞争方式已成为过去。如1990年，美国以Intel为代表，为抗争日本跃居世界半导体榜首之威胁，主动放弃DRAM市场，大搞CPU，对半导体工业作了重大结构调整，又重新夺回了世界半导体霸主地位。这使人们认识到，越来越庞大的集成电路产业体系并不有利于整个IC产业发展，分才能精，整合才成优势。于是，IC产业结构向高度专业化转化成为一种趋势，开始形成了设计业、制造业、封装业、测试业独立成行的局面（如下图所示），近年来，全球IC产业的发展越来越显示出这种结构的优势。如台湾IC业正是由于以中小企业为主，比较好地形成了高度分工的产业结构，故自1996年，受亚洲经济危机的波及，全球半导体产业出现生产过剩、效益下滑，而IC设计业却获得持续的增长。1.1.2 我国集成电路产业现状我国集成电路产业起步于20世纪60年代,2001年全国集成电路产量为64亿块，销售额200亿元人民币。2002年6月，共有半导体企事业单位(不含材料、设备)651家，其中芯片制造厂46家，封装、测试厂108家，设计公司367家，分立期间厂商130家。从业人员11.5万人。设计能力0.180.25微米、700万门，制造工艺为8英寸、0.180.25微米，主流产品为0.350.8微米2。与国外的主要差距：一是规模小，2000年国内生产的芯片销售额仅占世界市场总额的1.5%，占国内市场的20%。二是档次低，主流产品加工技术比国外落后两代；三是创新开发能力弱，设计、工艺、设备、材料、应用、市场的开发能力均不十分理想，其结果是今天受制于人。明天后劲乏力；四是人才欠缺。总之，我国绝大多数电子产品仍处于流通过程中的下端，多数组装型企业扮演着为国外集成电路厂商打工的角色，这种脆弱的规模经济模式，因其附加值极低，致使诸多产量世界第一的产品并未给企业和国家带来可观的收益。反而使掌握关键技术的竞争者通过集成电路打入中国市场，攫取了绝大部分的利润。1.1.3全定制法全定制法是一种基于晶体管级的设计方法，它主要针对要求得到最高速度、最低功耗和最省面积的芯片设计。为满足这种要求，设计者必须使用版图编辑工具从晶体管的版图尺寸、位置及互连线开始亲自设计，以期得到ASIC芯片的最佳性能3。运用全定制法设计芯片，当芯片的功能、性能、面积和成本确定后，设计人员要对芯片机构、逻辑、电路等进行精心的设计，对不同的方案进行反复比较，对单元电路的结构、晶体管的参数要反复地模拟优化。在版图设计时，设计人员要手工设计版图并精心地布局布线，以获得最佳的性能和最小的面积。版图设计完成后，要进行完整的检查、验证，包括设计规则检查、电学规则检查、连续性检查、版图参数提取、电路图提取、版图与电路图一致性检查等，最后，通过后模拟，才能将版图转换成标准格式的版图文件交给厂家制造芯片。由此可见，采用全定制法可以设计出高速度、低功耗、省面积的芯片，但人工参与的工作量大，设计周期长，设计成本高，而且容易出错，一般只适用于批量很大的通用芯片（如存储器、乘法器等）设计或有特殊性能要求（如高速低功耗芯片）的电路设计。1.2 课题介绍 业内人士分析，多功能数字钟将成为未来钟表市场的主角。有资料标明，目前全球至少已经有10亿块电表（数字钟加机械表总和）。未来10年，中国电表市场可能占全球电表市场的40，其中数字钟约占中国电表市场的30左右，而且这个比例还在不断攀升。 机械式电表将逐渐被数字钟所取代，是由于数字钟具有以下优点：价格还能进一步下降，从而降低成本；具有实时功能；可以自动进行检测，数字钟可以判断哪里断电，自动计时，可以让数字钟使用无线技术，如以太网，把读者的结果发送到接收端。对于数字钟制造商和大规模制造工厂等工业用户而言，只有数字钟才能帮助他们进一步降低成本，提高电能监控功能。因此，数字钟所具有的高精确度、低成本、可制造性、可靠性高等优点，为其替代传统的机械式电表打下了基础4。 目前，我国正处在由模拟数字钟向数字数字钟转换的起步阶段，电子式数字钟、卡式数字钟、三相电子多功能电数字钟及复费率电子式电能表将成为主要产品。业内人士表示，尽管国内晶片厂商已经能提供覆盖从低端单相简单表到高端三相多功能表、卡电表的关键晶片，但与国外厂商相比，在技术上还要精益求精，在个别指标上还需要进一步提高。1.3 论文思路及研究内容本论文是设计一个时钟芯片，在设计时，把设计分成若干个部分。先完成的一个部分的工作，再开始第二部分的工作。本设计中，主要分为以下几个部分来完成工作：(1) 查找相关资料。包括课题的发展历史与前景，当前的发展技术等。(2) 整体规划设计。包含确定性能和要求，芯片面积和制造成本等等。(3) 子电路设计和模拟。包括的芯片各个部分的设计。(4) 电路设计。对每一单元进行电路设计。(5) 版图设计。将电路图转换成硅片上的几何图形。其设计流程大致如图1.1所示。一般的组合逻辑设计都是根据功能的要求列出真值表，然后用卡诺图或代数化简法求出最简单的逻辑表达式，最后画出逻辑图，用标准组件构成电路。查找相关资料整体规划设计逻辑设计子电路原理图设计和验证子电路版图设计和验证芯片总原理图设计和验证芯片总版图设计和验证基本要求 主要的设计方案确定电路参数确定设计规则参数图1.1设计流程图输出制造IC的数据本设计主要是以逻辑设计为主。在设计中主要包括有各个子模块的功能设计和验证，各模块包括有石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；清零装置；六十进制的秒、分计数器及二十四进制的时计数器；以及秒、分、时的译码显示部分等。各模块具体的连接框图如图1.2所示。在图1.2中，我们可以看到所设计的数字钟芯片中，从晶体振荡器出来的信号经过分频器后才作为秒信号的输入，秒信号与分信号之间、分信号与时信号之间都要经过60分频。小时校时电路和分信号校时电路都要先切断低端脉冲，再输入校时信号进行校时的。显示器显示器显示器译码器译码器译码器60进制计数器60进制计数器24进制计数器小时校时分信号校时校时信号晶体振荡器分频器图1.2电路连接框图2 总电路设计本设计主要是以逻辑设计为主。在设计中主要包括有各个子模块的功能设计和验证，各模块包括有石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；清零装置；六十进制的秒、分计数器及二十四进制的时计数器；以及秒、分、时的译码显示部分等。2.1 脉冲的产生2.1.1 石英晶体振荡器石英晶体谐振器的电路符号如图2.1所示。如果用LC回路来等效，则石英谐振器等效电路如图2.2所示。图中各等效参数都具有一定的意义，如表示静态时两极板间的静态电容(数值一般为几个到几十个皮法)；L和C分别等效晶体振荡时具有的一定惯性和弹性；而R表示振动时内摩擦造成的损耗，一般为数百欧姆5。 图2.1 石英晶体符号 图2.2 石英晶体的等效电路从图2.2的等效电路中可以看出，石英晶体谐振器有一个串联支路(R很小，忽略)形成的串联谐振频率如下： （2.1）还有一个由参与的并联谐振频率： （2.2）式中，由于C很小，因此略小于C,电路都呈容性，只有当时，整个电路才呈感性。即这时谐振器相当于一个电感，且感抗随频率的变化很大。并联晶体振荡正是工作在这一频率范围。2.1.2 秒脉冲的产生秒脉冲的产生电路是先由石英振荡器产生的，本设计中，石英振荡器是采用并联型振荡电路，具体的连接如图2.3所示，图2.3 并联式晶体振荡器 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。图2.3所示电路通过非门构成的输出为方波的数字式晶体振荡电路，这个电路中，非门G1与晶体、电容和电阻构成晶体振荡器电路，G2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容1、2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10M。较高的反馈电阻有利于提高振荡频率的稳定性。图2.415级分频电路2.2分频电路在脉冲的产生一节中，我们知道晶体振荡器所产生的高频率的脉冲信号并不能直接作为秒脉冲信号输入，其高频信号必须要经过15级分频与整形以后才能作为秒脉冲信号输入，其每一级的分频都是采用二分频电路来分频的。2.3 译码显示电路2.3.1 数码显示器的介绍数码显示器是用来显示数字、文字或符号的器件，现在已有多种不同类型的产品。广泛应用于各种数字设备中，目前数码显示器正朝着小型、低功耗、平面化方向发展。数码的显示方式一般有三种：第一种是字形重叠式，它是将不同字符的电极重叠起来，要显示某个字符，只需要使响应的惦记发亮即可。第二种是分段式，数码是由分布在同一平面上若干段发光的笔划组成。第三种是点阵式，它由一些按一定规律排列的可发光的点阵所组成，利用光点的不同组合便可以显示不同的数码，如场致发光记分牌。数字显示方式目前以分段式应用最为普遍，图4.1表示一般的七段数字显示器利用不同的发光段方式组合，显示09的阿拉伯数字和5个功能数字。在本论文中所采用的显示方式就是七段显示，但只用到09的阿拉伯数字显示6。 （a）段组合图(b) 分段布置图图2.5 七段数字显示器发光段组合图在七段译码显示器中，不论是LCD还是荧光数码管，其显示的类型都有两种：一种是共阳极显示，如图2.5所示，发光二极管的正极连在一起并接了高电平。因此，译码输出信号必须是低电平，二极管才会亮。另一种是共阴极显示，与共阳极显示相反，共阴极显示是把二极管的负极连在一起并接了低电平。因此，译码输出信号必须是高电平，二极管才会亮。如图4.3所示。共阴极：共阳极：图2.6发光二极管共阳极接法 图2.7发光二极管共阳极接法2.3.2 十进制七段译码显示电子表的显示方式中，人们都是习惯于看十进制的显示方式，而不是二进制的显示方式。因此，电子表芯片的六十进制显示和二十四进制显示必须由十进制数和其它进制组合而成。在表2.1中，列出了十进制译码显示电路的功能表。表中，输入信号是四位二进制数，由00001001循环变化；输出信号分别是七段的译码信号。本论文的设计中，七段译码显示是采用共阴极接法来设计的。表2.1十进制七段显示译码器功能表十进制数输入信号输出信号DCBAabcdefg000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011由表2.1可以看出a、b、c、d、e、f、g的与输入信号D、C、B、A的关系。要求出各个输出信号的逻辑表达式，可以用卡诺图法来求出来。图2.8中表示了输出端a的卡诺图，由卡诺图中，我们可以的到g的逻辑表达式为：图2.8输出g的卡诺图用卡诺图直接化简的表达式大部分都是与门和或门组成的.在不影响电路逻辑功能的情况下，为了减少所使用的器件，我们把电路的表达式转化成与非门的表达式。在上述表达式中,有一些子表达式是相同的，如在表达式a、d、g都含有“”这一项。所以，在画电路图时，相同的子表达式采用共用的方法就可以有效的减少逻辑门的用量，减少功耗。所以，十进制的显示电路如图2.9（a）所示，其符号图如图2.9（b）所示。 (a)电路图 （b）符号图图2.9十进制译码显示电路连接图和符号图2.3.3 六进制译码显示电路众所周知，电子表的秒信号和分信号都是60进制的。在第三节的分频电路中可知，60分频是用两个二分频计数器、一个三分频计数器和一个五分频计数器连接而成的。在第二节中提到，显示电路中十进制是必须的。所以，我们用二分频计数器和五分频计数器组成十进制计数器，剩下的二分频计数器和三分频计数器组成六进制计数器。六分频计数器要是用十进制译码显示电路来显示，那么这不但使电路变得复杂，也额外的集成负担。因此，我们有必要设计一个六分频的显示电路。在表2.2中，列出了十进制译码显示电路的功能表，其中输入信号是C、B、A三个，输出信号与十进制差不多，都是a、b、c、d、e、f、g七段译码发光管。与十进制相似，输入信号和输出信号的逻辑表达式可用卡诺图来化简，其化简结果如下：表2.2十进制七段显示译码器功能表十进制数输入信号输出信号CBAabcdefg00001111110100101100002010110110130111111001410001100115101101101161100011111与十进制七段译码显示电路的表达式相比，我们可以明显的看出，六进制七段译码显示电路的逻辑表达式比十进制七段译码显示电路的逻辑表达式简单很多。其逻辑电路也比较简单，电路图如图2.10（a）所示，其符号图如图2.10（b）所示。（a）电路图 （b）符号图图2.10 六进制译码显示电路连接图符号图2.3.4 三进制七段译码显示电路电子表的小时信号都是24进制的，由于小时的十位是只需要用到0、1、2三个数字的显示，所以小时的十位只需要用到三进制的显示电路。在表2.3中，我们可以看到三进制显示电路的功能表。表2.3三进制七段显示译码器功能表十进制数输入信号输出信号BAabcdefg000111111010101100002101101101三进制显示电路的功能表比较简单，其输出信号和输入信号的逻辑关系很容易从功能表中看出来，其中有：b=1输出信号的逻辑表达式比较简单，其电路原理图也比较简单，只有输出信号f、g两个需要与门来转换外，其它而的输出信号都可以用输入信号直接输过去。如图2.11（a）所示。其符号图如图2.11（b）所示 （a）电路图（b）符号图图2.11三进制译码显示电路连接图和符号图2.4 校时电路当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。在校时电路中，若使用机械开关连接时，由于振动会使电压和电流造成不稳定而产生“毛刺”，如图2.12所示。在电子表电路中，一般兜不允许出现这种现象，因为干扰信号很容易会导致电子表工作出错7。图2.12 机械开关的工作情况为了消除机械抖动地影响，我们可以利用RS触发器来连接开关电路。开关与触发器如图2.13所示。设单刀双闸开关原来与B点接通，这时触发器的状态为0。当开关有B拨向A时， 其中有一短暂的浮空时间，这时触发器的R、S均为1，Q还是为0。中间触点与A接触时，A点的电位由于振动而产生“毛刺”。但是，首先是B点已经是高电平，A点一旦出现低电平，触发器的状态转为1，即使A点再出现高电平，也不会再改变触发器的状态了，所以Q端的电压波形不会出现“毛刺”现象，如图2.13所示。图2.13利用RS触发器消除机械开关的影响根据要求，电子表应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图2.14（a）所示即为带有基本RS触发器并具有防抖动功能的校时电路。其中机械开关接在外围电路中，不出现在芯片电路图中。其符号图如图2.14（b）所示。 （a）电路图（b）符号图图2.14校时电路图2.14中，“fenIN”和“shiIN”接正常的脉冲信号输入，而“jiao”端接校时脉冲输入“fen0”和“shi0”是输出端。对分信号来说，当“fen1”接低电平，“fen2”接高电平时，校时脉冲被屏蔽了，而正常脉冲正常输入，电子表正常工作；当“fen1”接高电平，“fen2”接低平时，正常脉冲被屏蔽了，而校时脉冲正常输入，电子表处于分钟校时状态。对小时信号来说，当“shi1”接低电平，“shi2”接高电平时，校时脉冲被屏蔽了，而正常脉冲正常输入，电子表正常工作；当“shi1”接高电平，“shi2”接低平时，正常脉冲被屏蔽了，而校时脉冲正常输入，电子表处于小时校时状态。3 计时部分设计在脉冲的产生一节中，我们知道晶体振荡器所产生的高频率的脉冲信号并不能直接作为秒脉冲信号输入，其高频信号必须要经过15级分频与整形以后才能作为秒脉冲信号输入，其每一级的分频都是采用二分频电路来分频的。本节中主要介绍二分频电路的原理和利用二分频电路实现六十分频和二十四分频的方法。3.1 二分频触发器的电路原理我们在二进制异步加法计数器分频原理中可以看出n位二进制异步计数器由n个处于计数工作状态的触发器组成，也就是说，每个处于计数工作状态的触发器能实现二分频了。要是现二进制的计数单元，可以参考D触发器的分频原理来设计二分频电路。其原因是D触发器与其它的触发器的电路相比是比较简单的，还可以轻易实现二分频的功能，减少芯片的功耗和电路的复杂度。其电路图和符号图如图3.1所示。 - （a）电路图 （b）符号图 图3.1二分频电路原理图和符号图由图可见，触发器只有一个输入端，它由两部分组成，左边为主触发器，右边为从触发器。主触发器和从触发器都是由传输门（TG）和反相器经交叉连接构成的双稳态电路。与非门中的R端是复位端，当R=1时，电路输出与输入端无关，电路复位；当R=0时，电路正常工作。电路的工作过程分以下两个节拍：（1） C正跳变后，TG1导通，TG2截止，输入信号D送入主触发器。例如，D为1时，经TG1传到反相器的输入端。同时，TG3 截止，TG4导通，显然从触发器的传输门、反相器、和与非门三者连通，使从触发器维持在原来的状态不变。（2） C负跳变后，TG1截止，TG2导通，由此切断了D端与主触发器的联系，此时主触发器的传输门、反相器、和与非门三者连通，使主触发器维持在原来的状态不变。从触发器的情况是，TG3 导通，TG4截止，主触发器的状态送入从触发器。由电路的工作过程可以看出，当把输入端D端与输出端Q非端连在一起后，输出信号就会成为下一脉冲的输入信号，使得触发器实现二分频。模拟后得到的波形如图3.2所示。图3.2二进制电路分析结果在图3.2所示的二进制的脉冲分析图中可以看出输入的信号周期是50ns,而输出信号的周期为100ns，输出信号刚好是输入信号的2倍，因此，此二进制电路的设计是正确的。3.2 二进制加法计数器分频原理图3.3是由3个上升沿上的D触发器组成的3位二进制异步加计数器。图中各个触发器的输出端与该触发器的D输入端相连（即）把D触发器转换成计数型触发器。同时，各端又与相邻高1位触发器的时钟脉冲输入端相连。计数脉冲CP这使得每当输入一个CP脉冲时翻转一次；并且当由变0，由0变1时，翻转；当由变0，由0变1时，翻转。 图3.3三位二进制异步加计数图3.4 三位二进制异步加计数器时序图在图3.4三位二进制异步加计数器时序图中，我们有必要考虑各触发器的传输延迟时间时，对于一个n位的二进制异步计数器，从一个计数脉冲到来，到n个触发器都翻转稳定，需要经历的最长延时时间是n，为保证计数器的状态能正确反映计数脉冲的个数，下一个计数脉冲必须在n后到来，因此计数脉冲的最小周期= n，才能保证能正常计数8。图3.5二进制加计数器状态图由图3.5中可见，每输入一个计数脉冲，计数器的状态按二进制递增。在输入第8个脉冲后，计数器回到初态000，说明这是一个八进制加计数器，也称模为八(M=8)的加计数器，由此可见n位二进制异步计数器由n个处于计数工作状态的触发器组成的。3.3 六十分频电路数字钟的计数功能是从秒信号开始可以清楚的看到的，在数字钟的计数信号中，从秒信号到分信号、从分信号到小时信号都是六十进制的。六十分频信号的实现方法有很多种，在这篇论文中，六十分频电路是用多级分频来实现的。六十进制电路中，实现的方法主要有两种，第一种是由门电路和触发器直接组合实现，另一种是则是采用多级互连电路来实现。虽然两种方法都可以实现60分频，不过电路的复杂程度却相差很远。具体如下所述:3.3.1 用最少的触发器实现的六十分频电路我们的六十分频电路一般来说是由二进制的分频器来实现的。由于五级的二进制电路最大可以实现三十二分频，要是用六级的二进制分频电路来实现的话，就会变成了六十四进制电路了。因此，最少能够实现六十分频电路所需要的触发器是六个。但是，直接用六级二进制触发器分频的话，所得到的分频就变成了六十四分频了，因此，我们要把六十四进制转化为六十进制电路。要直接使六十四进制转化为六十进制电路是比较复杂的，功能表也很多。在不影响使用六个二进制分频器的前提下，我们可以使用一个四进制分频电路和一个十五进制电路联级来实现。在3.2节的二进制加法计数器分频原理中可知道：二分频电路可以用二进制加法计数器来实现，那么十五分频电路也可以用十五进制的加法计数器来实现。要实现十五进制的加法计数器只要算出各个D触发器的输入端与各输出端的关系即可。要得到它们的关系则需要先列出输入输出的状态表9。在表3.1中，列出了由十六进制转化为十五进制电路的状态表，由表中可以看出一共有16个组合状态（00001111），其中前十五个状态（00001110）是有效的状态，最后加一个状态（1111）在十五进制计数器重施无效的组合，但为了得到驱动信号的最简单的表达式，我们把无效状态也列入状态表中。表3.1 十五进制计数器的状态表和驱动表计数脉冲现 态驱动信号Q3Q2Q1Q0D3D2D1D0000000001100010010200100011300110100401000101501010110601100111701111000810001001910011010101010101111101111001211001101131101111014111000001111XXXX由表3.1可以看出Q0、Q1、Q2、Q3的与驱动信号D0、D1、D2、D3的关系。要求出各个驱动信号的逻辑表达式，可以用卡诺图法来求出来。0011111110D3Q3Q200011110Q1Q00001111000000图3.6中表示了驱动端D3的卡诺图，由卡诺图中，我们可以的到D3的逻辑表达式为：图3.6驱动信号D3的卡诺图同理可求得其它表达式： 在逻辑电路的CMOS设计中，与门和或门一般是由与非门和或非门通过再多加一个非门电路来实现的，为了尽量减少CMOS器件的使用，我们把通过卡诺图化简得到的驱动信号表达式转化为与非门电路。在以上化简的驱动信号表达式所用到的与非门电路中，都是由两输入与非门和三输入与非门来实现的，而二进制触发器就用到本节所提设计的二分频触发器。60分频的电路连接图正如图3.7所示。在上述的60分频电路中，电路总共使用了14个与非门电路，而且，电路的连接也比较复杂，这样会增加数字钟芯片的集成度，为了使用更少的CMOS器件来实现同样的功能，我们可以考虑把60分频电路多级分频来实现。图3.7六十进制连接电路图3.3.2 用最少的逻辑门实现的六十分频电路在把32768KHZ的晶体振荡信号转化为秒信号时，因为32768=215，所以就可以用15级的二进制分频电路直接来实现。在60分频电路中，由于60=2*3*2*5，那我们就可以把60分频电路分成二分频电路、三分频电路、二分频电路、五分频电路来通过四级电路来实现了。所以，要用多级实现六十分频电路就一定要先做出三分频电路和五分频电路了。1) 三分频电路三分频电路需要用两个二分频计数器组成四个状态，并由这四个状态转化成三分频电路。三分频电路的计数器的状态和驱动信号都只有四个状态，其中最后一个状态是无效状态，为了能够得到最简单的驱动信号表达式，我们把无效信号也加进状态表中。如表3.2所示。表3.2 三进制计数器状态表计数脉冲现 态驱动信号Q1Q0D1D0000011011021000311XX由表3.2可以看出Q0、Q1的与输入信号D0、D1的关系并可以容易求出各个驱动信号的逻辑表达式由表达式中可以得到三分频电路的电路图，其电路图和符号图如图3.8（a）、(b)所示。 (a)连接图 (b)符号图图3.8三分频连接图和符号图模拟后得到的波形如图3.9所示。图3.9三进制电路分析结果在图3.2所示的二进制的脉冲分析图中可以看出输入的信号周期是50ns,而输出信号的周期为150ns，输出信号刚好是输入信号的3倍，因此，此三进制电路的设计是正确的。2) 五分频电路五分频电路需要用三个二分频计数器组成八个状态，并由这八个状态转化成五分频电路。五分频电路的计数器的状态和驱动信号理论上都有八个状态，其中最后三个状态（101111）是无效状态，为了能够得到最简单的驱动信号表达式，我们把无效信号也加进状态表中。状态表如表3.3所示。由表3.3可以看出Q0、Q1、Q2的与驱动信号D0、D1、D2的关系。要求出各个驱动信号的逻辑表达式，其方法和上面所说的十五分频和三分频电路的求法相似，都是先列出卡诺图再从卡诺图中求出来。驱动信号表达式如下：表3.3五进制计数器状态表计数脉冲现 态驱动信号Q2Q1Q0D2D1D0000000110010102010011301110041000005101XXX6110XXX7111XXX由驱动信号的表达式可得到如图3.10(a)所示的电路图,其符号如图3.10（b）所示， （a）电路图 （b）符号图图3.10五分频连接图和符号图模拟后得到的波形如图3.11所示。图3.11五进制电路分析结果在图3.11所示的二进制的脉冲分析图中可以看出输入的信号周期是50ns,而输出信号的周期为250ns，输出信号刚好是输入信号的5倍，因此，此五进制电路的设计是正确的。3) 多级六十分频的连接图 （a）电路图 （b）符号图图3.12六十分频电路连接图和符号图作出五分频电路和三分频电路以后，我们就可以作出多级的六十分频的电路了。在这里，我们先用二分频电路和五分频电路组成十分频电路，而另一个二分频电路和三分频电路则组成六分频电路。最后，六分频电路与十分频电路联级组成六十分频电路。具 体的电路图如图3.12（a）所示,其符号图如图3.12(b)所示。由图3.8和图3.12可见，通过多级实现的60分频电路比直接实现的60分频电路所用到的CMOS器件少得多，所以，本数字钟芯片的设计将用多级的60进制分频电路。对六十进制电路模拟分析如下：（1） 输入T-SPICE程序文件：.include D:taaerTanner EDATanner EDAT-Spice 10.1modelsml2_125.md.param l=0.5uVVDD Vdd Gnd 5.0VR R Gnd 0VA C Gnd PULSE (0 5 25n 1n 1n 25n 50n).tran/op 1n 6000n mthod=bdf.print tran v(D2) v(C)模拟后得到的波形如图3.13所示。图3.13六十进制电路分析结果在图3.13所示的六十进制的脉冲分析图中可以看出输入的信号周期是50ns，而输出信号的周期为3.00us，输出信号刚好是输入信号的60倍，此60进制电路的设计是正确的。3.4 二十四进制分频电路由60进制电路分析可知，采用多级分频来实现较高的分频电路比直接的分频电路所用的CMOS器件要少得多，因此，24进制电路也采用多级分频来实现。又由于24=2*2*2*3，从理论上来说，可以用三个二进制电路和一个三分频电路多级分频而成。但由于在译码显示电路中，个位都是由十进制来显示的。为了便于译码显示电路的显示，在24进制的显示电路中，采用十进制与三进制相连，先实现30进制电路，然后利用门电路，使原来的30进制电路在第24个脉冲到来时清零，以此来实现24进制电路，具体电路图如图3.14（a）所示，符号图如图3.14（b）所示。 （a）电路图 （b）符号如图3.14 24分频电路连接图和符号图在图3.14中可以看到，当C2和B1同时为高电平时，电路将会输入清零信号，即当输入到第二十四个脉冲时，电路就会自动清零，即每天00：00时清零一次。这样就既可以实现24进制分频，又可以使译码显示电路变得更简单。二十四进制电路模拟（1）输入T-SPICE程序文件：* Main circuit: 24FENX3FEN_1 N8 N5 N4 N7 OUT N3 Gnd Vdd 3FENX5FEN_1 N10 N18 N14 N1 N9 N6 N4 N3 Gnd Vdd 5FENXDchu_1 N2 IN N2 N1 N3 Gnd Vdd DchuXNAND2_1 N6 OUT N16 Gnd Vdd NAND2XNAND2_2 R N16 N3 Gnd Vdd NAND2* End of main circuit: 24FEN.include D:taaerTanner EDATanner EDAT-Spice 10.1modelsml2_125.md.param l=0.5uVVDD Vdd Gnd 5.0VR R Gnd PWL (0ns 5v 10ns 5v 15ns 0v 3000ns 0v)VA C Gnd PULSE (0 5 25n 1n 1n 25n 50n).tran/op 1n 3000n method=bdf.print tran v(C) v(B1)模拟后得到的波形如图3.15所示。图3.15二十四进制电路分析结果在图3.15所示的二十四进制的脉冲分析电路图中可以看出输入的信号周期是50ns,而输出信号的周期为1.2us，输出信号刚好是输入信号的24倍，因此，此24进制电路的设计是正确的。由于二十四进制是通过清零作来实现的，因此模拟电路图中输出的高电平的占空比较小，但这并不影响24进制的计时。3.5 分频电路功耗分析为满足时钟模块的输入要求，采用多级分频电路对来自振荡电路的高频信号进行分频处理。由于分频电路的分频级数较多，而且每一级分频电路的工作频率是以倍数等比下降的，因此分频电路工作电压的设计应考虑各级之间的输入和输出的关系。可以将分频电路分为两部分，前三级为高频部分，采用较低的工作电压，然后加一个电平转换器，把经过1：8分频后的输出电压提升到标准工作电压；后面部分