eda课程设计-彩灯控制器PPT课件.ppt

09级电子1班王磊磊杨欢杨帆丁森张宇 彩灯控制器 目录1设计目的 42设计题目描述和要求 53设计原理 63 1方案论证 73 2模块设计 93 3系统结构 18 4总结 215附录一程序 226附录二编译 337附录三时序仿真 34 1 设计目的 学习EDA开发软件和MAX plus 的使用方法 熟悉可编程逻辑器件的使用 通过制作来了解彩灯控制系统 2 设计题目描述和要求 1 设计一个彩灯控制器 使彩灯 LED管 能连续发出四种以上不同的显示形式 2 随着彩灯显示图案的变化 发出不同的音响声 3 扩充其它功能 3 设计原理 3 1方案论证 这次的彩灯设计采用的是分模块来完成的 包括分频器 计数器 选择器 彩灯控制器 其中彩灯控制器是用来输出不同的花样 彩灯控制器的输出则是用一个32进制的计数器来控制 扬声器的输出时用不同的频率来控制 所以用了一个集成分频器来使输入的频率被分为几种不同的频率 不同频率的选择性的输出则是用一个4选一的选择器来控制 流程图 图3 1 1流程图 3 2模块设计 1 集成分频器模块 2 32进制计数器模块 3 彩灯控制模块 4 4选1选择器模块 5 4进制计数器模块 1 集成分频器模块 设计要求显示不同的彩灯的时候要伴随不同的音乐 所以设计分频器来用不同的频率控制不同的音乐输出 模块说明 Rst 输入信号复位信号用来复位集成分频器的输出使输出为 0 及没有音乐输出 Clk 输入信号模块的功能即为分频输入的频率信号 Clk 4 clk 6 clk 8 clk 10 输出信号即为分频模块对输入信号clk的分频 分别为1 4分频输出 1 6分频输出 1 8分频输出 1 10分频输出 图3 2 1集成分频器 32进制模块用来控制彩灯输出模块 即确定彩灯控制器的不同的输出 Rst 输入信号复位信号用来复位32进制使其输出为 00000 Clk 输入信号用来给模块提供工作频率 Count out 4 0 输出信号即为32进制计数器的输出 2 32进制计数器模块 图3 2 232进制计数器 3 彩灯控制模块 彩灯控制模块用来直接控制彩灯的输出 使彩灯表现出不同的花样 Rst 输入信号使彩灯控制模块的输出为 00000000 即让彩灯无输出 Input 4 0 输入信号不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样 Output 7 0 输出信号直接与彩灯相连来控制彩灯 图3 2 3彩灯控制模块 图3 2 3彩灯控制模块 图3 2 3彩灯控制模块 4 4选1选择器模块 大概Rst 输入信号复位信号使选择器的输出为 0 In1 in2 in3 in4 输入信号接分频器的输出 Inp 1 0 输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出 Output 输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放音乐 图3 2 44选1选择器 5 4进制计数器模块 4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作 Clk 输入信号来为计数器提供工作频率 Rst 输入信号复位信号使计数器的输出为 00 图3 2 54进制计数器 3 3系统结构 整个系统就是各个分模块组成来实现最后的彩灯控制功能 系统由两个时钟来控制一个是控制32进制计数器即彩灯控制模块 用来实现彩灯的不同输出 另一个时钟为分频器的输入 用来进行分频处理 最后用来控制扬声器发出不同的音乐 具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高 图3 3 1系统功能模块 4 总结 这次的EDA课程设计有一周的时间 在这一周的时间里我们充分合理的安排了自己的时间来使本次的课程设计能够顺利的完成 当然我们在本次的设计中并不是一帆风顺的 我们遇到了一些的问题 例如我们开始时用的文本的方式用一个总的程序来完成 可以在设计的过程中我们发现程序编到后面变量越到很容易搞混淆同时各个进程间的联系也越来越模糊以至于后面我们自己都不知道程序的整体框图是什么 导致后面不能够继续下去 后面我们再一次对我们这次的设计题目进行了分析和整理 最后我和我的同伴决定采用分模块的方式来完成本次的课题设计 当然最重要的是分析各个模块间的关系 最后我们采用上面分析的结构框图 最后我们的设计很成功 仿真和硬件测试都是正确的 实现了我们的设计要求和目的 在这次设计中我们收获了很多 首先最直接的收获就是我们巩固了这门课程所学过的知识 把它运用到了实践当中 并且学到了很多在书本撒和那个所没有学到的知识 通过查阅相关资料进一步加深了对EDA的了 总的来说 通过这次课程设计不仅锻炼了我们的动手和动脑能力 也使我懂得了理论与实际相结合的重要性 只有理论知识是远远不够的 要把所学的理论知识与实践相结合起来 才能提高自己的实际动手能力和独立思考的能力 在我们的共同努力和指导老师的指引下我们圆满的完成了彩灯控制器的设计 实现了设计目的 5附录一程序 分频器模块 MAX plusIIVHDLTemplate ClearableloadableenablablecounterLIBRARYieee USEieee std logic 1164 all ENTITYfenpinqiISPORT clk rst INstd logic clk 10 clk 4 clk 6 clk 8 OUTstd logic ENDfenpinqi ARCHITECTUREcdOFfenpinqiISbeginp1 process clk rst variablea integerrange0to20 begin ifrst 1 thenclk 4 3thena 0 clk 4 1 elsea a 1 clk 4 0 endif endif endif endprocessp1 p2 process clk rst variableb integerrange0to20 begin ifrst 1 thenclk 6 5thenb 0 clk 6 1 elseb b 1 clk 6 0 endif endif endif endprocessp2 p3 process clk rst variablec integerrange0to20 begin ifrst 1 thenclk 8 7thenc 0 clk 8 1 elsec c 1 clk 8 0 endif endif endif endprocessp3 p4 process clk rst variabled integerrange0to20 begin ifrst 1 thenclk 10 9thend 0 clk 10 1 elsed d 1 clk 10 0 endif endif endif endprocessp4 endcd 4选1选择器 LIBRARYieee USEieee std logic 1164 all ENTITYxzq4 1ISPORT rst instd logic inp inintegerrange0to3 in1 in2 in3 in4 Instd logic output OUTstd logic ENDxzq4 1 ARCHITECTUREaOFxzq4 1ISBEGINPROCESS rst inp BEGINif rst 1 thenoutputoutputoutputoutputoutputnull endcase endif ENDPROCESS ENDa 彩灯控制模块 LIBRARYieee USEieee std logic 1164 all ENTITYcaidengISPORT input ININTEGERRANGE0TO31 rst instd logic output OUTstd logic vector 7downto0 sm outstd logic vector 6downto0 ENDcaideng ARCHITECTUREaOFcaidengISBEGINPROCESS input BEGINifrst 1 thenoutput 00000000 sm 0000000 elsecaseinputis when0 outputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutput 11111111 sm 0011011 when16 outputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputnull endcase endif endprocess enda 32进制计数器模块 LIBRARYieee USEieee std logic 1164 all ENTITYcounter 32ISPORT clk rst INstd logic count out OUTintegerrange0to31 ENDcounter 32 ARCHITECTUREaOFcounter 32ISBEGINPROCESS rst clk variabletemp integerrange0to32 BEGINIFrst 1 THENtemp 0 ELSIF clk eventandclk 1 THENtemp temp 1 if temp 32 thentemp 0 endif ENDIF count out temp ENDPROCESS ENDa 4进制计数器模块 LIBRARYieee USEieee std logic 1164 all ENTITYcounter 4ISPORT clk rst INstd logic count out OUTintegerrange0to3 ENDcounter 4 ARCHITECTUREaOFcounte