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数字系统设计 Verilog Verilog基本语法1 主要内容 模块结构 数据类型 变量 基本运算符号 与C语言的比较 HierarchicalDesign E g Module modulemy module out1 inN outputout1 outM inputin1 inN declarations descriptionoff maybe sequential endmodule 模块结构 由关键词 Moduleendmodule定义 模块结构 例1 D触发器 moduledff pos data clk q inputdata clk outputq regq always posedgeclk q data endmodule Casesensitivitymyid Myid 模块引用 moduletop D CLK Q inputD CLK OutputQ regQ dff posDFF1 data D clk CLK q Q dff posDFF2 data D endmodule Example HalfAdder modulehalf adder S C A B outputS C inputA B wireS C A B assignS A B assignC Aendmodule Example FullAdder modulefull adder sum cout in1 in2 cin outputsum cout inputin1 in2 cin wiresum cout in1 in2 cin wireI1 I2 I3 half adderha1 I1 I2 in1 in2 half adderha2 sum I3 I1 cin assigncout I2 I3 endmodule Instancename Modulename HierarchicalNames ha2 A Remembertouseinstancenames notmodulenames 模块内部信号说明 regwire wiresigned PhaseWidth 5 0 SignPhaseError regsigned PhaseWidth 5 0 SignPhaseError d assignSignPhaseError in Dir in PE in PE always posedgein UpdateClk beginif in ResetFilter SignPhaseError d 0 elseSignPhaseError d SignPhaseError end 连续赋值语句 过程块 实例引用三项是顺序执行 但是always内的语句是顺序执行的 基本词法 命名注释逻辑状态数字 数据命名规则 从以下符号中任意组合 A Z a z 0 9 但是不能以 或者 0 9 数字开头myidentifier m y identifier 3my identifier my identifier myidentifier Casesensitivitymyid Myid 注释行 与C语言完全一致 Therestofthelineisacomment Multiplelinecomment Nesting comments doNOTwork 四种逻辑状态 0representslowlogiclevelorfalsecondition1representshighlogiclevelortrueconditionxrepresentsunknownlogiclevel 不定态 zrepresentshighimpedancelogiclevel 高阻态 数字 i 8 hax 1010 xxxx12 o3zx7 011zzzxxx111 Noofbits Binary borBOctal oorODecimal dorDHexadecimal horH Consecutivechars0 f x z 数字 ii 可以插入 符号便于阅读12 b000 111 010 10012 b00011101010012 o07 24BitextensionMSbit 0 xorz extendthis4 bx1 4 bxx x1MSbit 1 zeroextension4 b1x 4 b00 1x Representthesamenumber 数字 iii 如果size 位宽 没标出 默认值是32位 每个字母用8位ASII码值表示如果radix 进制 没标出 默认为十进制15 d15 数据类型 是对硬件电路中的信号连线和寄存器等物理量的描述 而不是一般一般计算机语言的整型 实型等Verilog中两种数据类型 线型wire和寄存器型reg 区别在于 驱动方式 赋值方式 保持方式硬件实现 线型数据类型nets i 用于连接器件原件 相当于版图中的金属走线当某个节点没有任何连接时 等效为高阻态nets数据类型wirewand wired AND wor wired OR tri tri state 下面的例子中 只要A或者B发生变化 Y的值就会持续的自动更新 线型数据类型nets ii wireY declarationassignY A wandY declarationassignY A assignY B worY declarationassignY A assignY B triY declarationassignY dr A z Reg型 可以用来存储数据可用来表示always模块内的指定信号Onlyonetype regregA C declaration assignmentsarealwaysdoneinsideaprocedureA 1 C A Cgetsthelogicalvalue1A 0 Cisstill1C 0 Cisnow0寄存器保持最后一次的赋值 端口定义 InputsOutputsInouts 矢量 代表总线buswire 3 0 busA reg 1 4 busB reg 1 0 busC 左边是最大位MSbitSlicemanagementbusC 1 busA 2 busC 0 busA 1 矢量赋值 byposition busB 4 busA 3 busB 3 busA 2 busB 2 busA 1 busB 1 busA 0 busB busA busC busA 2 1 寄存器类型 整数和实数 Declarationintegeri k realr 在一个过程块中 实数可以当做寄存器用i 1 assignmentsoccurinsideprocedurer 2 9 k r kisroundedto3整数没有默认的初始值 实数的默认初始值为0 0 寄存器类型 time 不对应具体的硬件电路Declarationtimemy time Useinsideproceduremy time time getcurrentsimtimeSimulationrunsatsimulationtime notrealtime 标量和矢量 标量线宽为1的连线类 或位宽为1的寄存器类wirea b c regd e f 矢量线宽大于1的连线类 或位宽大于1的寄存器类wire 7 0 bus a bus b reg 15 0 reg d reg e 矢量 i Syntaxintegercount 1 5 5integersregvar 15 16 321 bitregsreg 7 0 mem 0 1023 10248 bitregsAccessingarrayelementsEntireelement mem 10 8 b10101010 Elementsubfield needstempstorage reg 7 0 temp temp mem 10 var 6 temp 2 矢量 ii Limitation Cannotaccessarraysubfieldorentirearrayatoncevar 2 9 WRONG var WRONG Nomulti dimentionalarraysregvar 1 10 1 100 WRONG Arraysdon tworkfortheRealdatatyperealr 1 10 WRONG 字符串 Implementedwithregs reg 8 13 1 string val canholdupto13chars string val HelloVerilog string val hello MSBytesarefilledwith0string val Iamoverflowed I istruncated特殊字符 n换行 ttab键 反斜杆 引号 参数定义 用文本来替代数字量格式parameterparametermsb 7 lsb 0 方便阅读 可参数化设计 宏替换 用文本 宏名 替换verilog描述内容格式 结束无分号 引用中宏名前加 宏名习惯用大写 define defineMSB 7 defineLSB 0reg MSB LSB a 模拟时间定标 i 对模拟器的时间单位和时间计算精度进行定标格式 timescale 计时单位 模拟器的模拟单位时间计时精度 模拟过程中的延时量计时精度结束没有 timescale1ns 1ps 模拟时间定标 ii timescale1ns 100psmoduleAndFunc Z A B outputZ inputA B and 5 22 6 17 Al Z A B 规定了上升及下降时延值 endmodule时延值5 22对应5 2ns 时延6 17对应6 2ns 系统命令 输出控制 display write monitor模拟时标 time realtime进程控制 finish stop文件读写 readmem 运算符 表示物理量间的相互作用关系 反映硬件电路的物理特性 算术运算符 i 如果某一个操作数是不定态x 则整个结果页为不定态x无符号reg 无符号寄存器regs可为负数赋值 但是在算术运算中被当做是无符号数处理 reg 15 0 regA regA 4 d12 storedas216 12 65524regA 3evaluatesto21861 算术运算符 ii 无符号整数integers 可以赋值负数differenttreatmentdependingonbasespecificationornotreg 15 0 regA integerintA intA 12 3 evaluatesto 4 nobasespec intA d12 3 evaluatesto1431655761 basespec 位运算符 i 按位运算 两个操作数不等长时 运算结果按长操作数补0或x 按位与运算 按位或运算 按位取反运算 按位异或运算 or 按位同或运算 位运算符 ii c a c a a 4 b1010 b 4 b1100 a 4 b1010 b 2 b11 c a b 缩位运算符 单目运算符 对操作数按位进行逻辑运算 结果是一位值 c 1 0 0 1 1 逻辑运算符 表示运算关系的 真 1 与 假 0 C B x 0 x 关系运算符 大于 大于等于0 1 b1x1 0 x10 z x 相等于全等运算符 logicalequality logicalinequality caseequality caseinequality4 b1z0 x 4 b1z0 x x4 b1z0 x 4 b1z0 x x4 b1z0 x 4 b1z0 x 14 b1z0 x 4 b1z0 x 0 Return0 1orx Return0or1 移位运算符 右移 2 d 0010c a 1 c 0100 连接运算符 op1 op2 concatenatesop1 op2 tosinglenumber操作数