《时序逻辑电路修改》PPT课件.ppt

第五章时序逻辑电路 5 1概述5 2时序逻辑电路的分析方法5 3时序逻辑电路的设计方法5 4若干常用的时序逻辑电路 5 1概述 两大类逻辑电路 组合电路 时序电路 由若干逻辑门组成 没有反馈 电路的输出仅仅与当时的输入有关 不具记忆能力 电路含有存储电路 电路中有反馈 电路的输出不仅与当时的输入有关 而且还与电路原来的状态 即过去的输入 有关 具有记忆能力 时序逻辑电路是数字逻辑电路的重要组成部分 触发器 1时序逻辑电路的基本结构 3时序逻辑电路功能的描述方法 2时序逻辑电路的分类 1时序逻辑电路的基本结构 输入信号 输出信号 驱动信号 状态信号 逻辑电路中存在反馈 时序电路的输出由电路的输入和电路原来的状态共同决定 2时序逻辑电路的分类 从控制时序状态的脉冲源来分 同步 异步 存储电路里所有触发器有一个统一的时钟源 没有统一的时钟脉冲 从输出信号的特点分 莫尔型 米里型 Y F1 X Qn Y F1 Qn 2时序逻辑电路的分类 1 逻辑方程式 X X1 Xi Q Q1 Ql Z Z1 ZK Y Y1 Yj Y F1 X Qn 输出方程 Z F2 X Qn 驱动方程或激励方程 Qn 1 F3 Z Qn F4 X Qn 状态转换方程 各信号之间的逻辑关系方程组 3时序电路功能的描述方法 四种描述方法 逻辑方程式 状态转换表 状态图 时序图 注 异步时序电路还要考虑时钟方程 2 状态转换表 现态 次态 输出 3 状态图 现态 次态 输出 00 01 10 11 X Y 1 0 0 0 0 0 0 0 0 0 3时序电路功能的描述方法 各种描述方式是可以相互转换的 4 时序图 0 0 0 1 0 0 0 1 0 1 1 1 0000 1111 0 0 0 1 1 1 直观描述电路输入 输出信号及电路状态在时间上的对应关系 由状态图画时序图 3时序电路功能的描述方法 5 2时序逻辑电路的分析方法 5 2 1分析时序逻辑电路的一般步骤 5 2 2同步时序逻辑电路的分析 5 2 3异步时序逻辑电路的分析 5 2 1时序逻辑电路的分析步骤 同步时序电路的分析步骤 1 确定电路的组成 确定电路的输入 输出信号 触发器的类型等 2 由逻辑图求电路的时钟方程 驱动方程和输出方程 3 将驱动方程代入触发器的特性方程 求出电路的状态方程 4 进行计算 由现态 输入次态 输出 5 列出状态转换表 画出状态转换图和时序图 6 确定电路的逻辑功能 注意 1 初态的选取 2 输出是现态的函数 3 注意触发沿 电路图 时钟方程 驱动方程和输出方程 状态方程 状态图 状态表或时序图 判断电路逻辑功能 1 2 3 5 基本分析步骤 图示 计算 4 5 2 2同步时序逻辑电路的分析举例 例1试分析如图所示时序电路的逻辑功能 Y与输入X无关 电路是莫尔型同步时序电路 解 1 了解电路组成 输入信号 输出信号 J2 K2 X Q1 J1 K1 1 3 求出电路状态方程 Y Q2Q1 2 写出各触发器的驱动方程和输出方程 4 列出其状态转换表 画出状态转换图和波形图 Y Q2nQ1n 状态转换表 5 2 2同步时序逻辑电路的分析举例 状态图 4 列出其状态转换表 画出状态转换图和波形图 5 2 2同步时序逻辑电路的分析举例 波形图可以根据状态转换表 状态转换图或方程画出 4 列出其状态转换表 画出状态转换图和波形图 5 2 2同步时序逻辑电路的分析举例 5 确定逻辑功能 X 0时 电路功能 可逆计数器 X 1时 Y可理解为进位或借位端 电路进行加1计数 电路进行减1计数 5 2 2同步时序逻辑电路的分析举例 分析下图所示同步时序逻辑电路 试画出在CP时钟脉冲信号作用下 电路L1 L4的波形图 并确定电路逻辑功能 设各触发器初态均为0 解 1 了解电路组成 输入信号 输出信号 2 写出各触发器的驱动方程 输出与输入无关 例2 莫尔型同步时序电路 5 2 2同步时序逻辑电路的分析举例 3 求出电路状态方程 5 2 2同步时序逻辑电路的分析举例 4 求输出方程 5 2 2同步时序逻辑电路的分析举例 5 列出其状态转换表 画出状态转换图和波形图 状态转换表 5 2 2同步时序逻辑电路的分析举例 画出状态图 波形图 略 5 列出其状态转换表 画出状态转换图和波形图 5 2 2同步时序逻辑电路的分析举例 6 电路自启动能力的确定 本电路具有自启动能力 5 2 2同步时序逻辑电路的分析举例 5 2 3异步时序逻辑电路的分析举例 1 异步时序逻辑电路的分析方法 与同步时序逻辑电路分析方法相似 但要特别注意各触发器的时钟信号状态 注意状态方程的有效条件 时钟方程触发器的驱动方程 电路输出方程 1 列出电路方程 2 求电路状态方程 3 进行计算 列出状态转换表或画出状态图和波形图 将驱动方程代入相应触发器的特性方程 求出电路状态方程 触发器时钟信号逻辑表达式 分析步骤 例1 分析举例 解 1 写出电路方程式 时钟方程 输出方程 驱动方程 CP0 CP CP1 Q0 2 求电路状态方程 CP由0 1时此式有效 Q0由0 1时此式有效 如有时钟脉冲触发信号时 触发器状态变化 如无时钟脉冲触发信号时 触发器状态不变 5 2 3异步时序逻辑电路的分析举例 3 列状态表 画状态图和时序图 00 0 0 1 0 01 0 0 1 10 1 0 1 1 11 0 0 0 CP1 CP0 例1 5 2 3异步时序逻辑电路的分析举例 4 逻辑功能分析 由状态图和时序图可知 此电路是一个异步四进制减法计数器 Z是借位信号 也可把该电路看作一个序列信号发生器 输出序列脉冲信号Z的重复周期为4TCP 脉宽为1TCP 5 2 3异步时序逻辑电路的分析举例 设计步骤 1 逻辑抽象 求状态转换表和 或 状态转换图a 分析给定的逻辑问题 确定输入变量 输出变量以及电路的状态数 b 定义输入 输出变量和状态的含义 并将状态顺序编号 c 按照题意列出电路的状态转换表或画出电路的状态转换图 2 状态化简 合并等价状态若两个电路状态在相同的输入下有相同的输出 并且转换到同样一个次态 则称这两个状态为等价状态 显然等价状态是重复的 可以合并为一个 5 3时序逻辑电路的设计方法 5 3 1同步时序逻辑电路的设计 3 状态分配 状态编码 用代码表示电路的状态的过程 首先 需要确定代码的位数n 因为n位代码共有2n种状态组合 所以为获得时序电路所需的M个状态 必须取2n 1 M 2n4 选定触发器的类型 求出电路的状态方程 驱动方程和输出方程 5 根据驱动方程和输出方程画出电路图 6 检查设计的电路能否自启动 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 同步时序逻辑电路的设计方法 续 时序电路的设计步骤 选触发器 求时钟 输出 状态 驱动方程 5 状态分配 3 化简 例1 1 建立原始状态图 设计一个按自然态序变化的7进制同步加法计数器 计数规则为逢七进一 产生一个进位输出 状态化简 2 状态分配 3 已经最简 已是二进制状态 求方程式的方法 状态图 集成卡诺图 次态卡诺图 输出卡诺图 状态方程 输出方程 驱动方程 4 选触发器 求时钟 输出 状态 驱动方程 因需用3位二进制代码 选用3个CP下降沿触发的JK触发器 分别用FF0 FF1 FF2表示 由于要求采用同步方案 故时钟方程为 输出方程 状态方程 不化简 以便使之与JK触发器的特性方程的形式一致 比较 得驱动方程 电路图 5 检查电路能否自启动 6 将无效状态111代入状态方程计算 可见111的次态为有效状态000 电路能够自启动 设计一个串行数据检测电路 当连续输入3个或3个以上1时 电路的输出为1 其它情况下输出为0 例如 输入X101100111011110输出Y000000001000110 例2 1 建立原始状态图 S0 S1 S2 S3 设电路开始处于初始状态为S0 第一次输入1时 由状态S0转入状态S1 并输出0 1 0 X Y 若继续输入1 由状态S1转入状态S2 并输出0 1 0 如果仍接着输入1 由状态S2转入状态S3 并输出1 1 1 此后若继续输入1 电路仍停留在状态S3 并输出1 1 1 电路无论处在什么状态 只要输入0 都应回到初始状态 并输出0 以便重新计数 0 0 0 0 0 0 0 0 原始状态图中 凡是在输入相同时 输出相同 要转换到的次态也相同的状态 称为等价状态 状态化简就是将多个等价状态合并成一个状态 把多余的状态都去掉 从而得到最简的状态图 状态化简 2 状态分配 3 所得原始状态图中 状态S2和S3等价 因为它们在输入为1时输出都为1 且都转换到次态S3 在输入为0时输出都为0 且都转换到次态S0 所以它们可以合并为一个状态 合并后的状态用S2表示 S0 00S1 01S2 10 4 选触发器 求时钟 输出 状态 驱动方程 选用2个CP下降沿触发的JK触发器 分别用FF0 FF1表示 采用同步方案 即取 输出方程 状态方程 比较 得驱动方程 电路图 5 检查电路能否自启动 6 将无效状态11代入输出方程和状态方程计算 电路能够自启动 解 据题意可直接由波形图画出该电路状态图 状态已简化 已分配 选择3个上升沿触发的JK触发器 例3 试按下图所示的时序关系设计一个同步时序电路 确定触发器的类型和个数 同步时序逻辑电路设计举例 写出电路的状态方程 驱动方程和输出方程 求状态方程 例3 同步时序逻辑电路设计举例 求驱动方程 输出方程 K0 1 J1 Q0n 画出逻辑图 K2 1 K1 Q0n 例3 同步时序逻辑电路设计举例 4 检查自启动能力 无效状态 修改输出方程 电路的输出Y有错 例3 同步时序逻辑电路设计举例 4 完整的状态图 电路具备自启动能力 例3 同步时序逻辑电路设计举例 修改后的逻辑图 例3 同步时序逻辑电路设计举例 5 3 2异步时序电路的设计 基本设计步骤与同步时序电路相同 选取时钟信号的方法 通过时序图确定 选取时钟信号的原则 在触发器状态需要变化时应该有时钟脉冲 在触发器状态不需要变化时时钟脉冲的个数越少越好 例4 设计一个异步时序电路 要求如右图所示状态图 4 选触发器 求时钟 输出 状态 驱动方程 选用3个CP上升沿触发的D触发器 分别用FF0 FF1 FF2表示 输出方程 次态卡诺图 时钟方程 FF0每输入一个CP翻转一次 只能选CP 选择时钟脉冲的一个基本原则 在满足翻转要求的条件下 触发沿越少越好 电路图 5 检查电路能否自启动 6 将无效状态110 111代入输出方程和状态方程计算 电路能够自启动 特性方程 内容回顾 移位寄存器型计数器 反馈逻辑 D0 Q3 此种环形计数器时不能自启动的 为确保它能正常工作 必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态 然后再开始计数 环形计数器 状态转换图 能自启动的环形计数器电路 通过在输出与输入之间接入适当的反馈逻辑电路 可以将不能自启动的电路修改为能够自启动的电路 2 扭环形计数器 有效循环 无效循环 若将反馈逻辑函数取为 D0 Qn 1则得到扭环形计数器 也称为约翰逊计数器 显然 图中所示的扭环形计数器不能自启动 用n位移位寄存器构成的扭环形计数器可以得到含2n个有效状态的循环 状态利用率较环形计数器提高了一倍 从状态循环图中可看到由于电路在每次状态转换时只有一位触发器改变状态 因而在将电路状态译码时不会产生竞争 冒险现象 能自启动的扭环形计数器电路 5 3 3时序逻辑电路的自启动设计基本原理 修改卡诺图化简方案的方法使电路具有自启动功能 例5 设计一个七进制计数器 要求它能够自启动 已知该计数器的状态转换图及状态编码如下图 按照卡诺图化简的最简要求可得到方程 Q1n 1 Q2 Q3Q2n 1 Q1Q3n 1 Q2 实际上 包括在圈里的任意项取为1 而在圈外的任意项取为0 即无效状态的次态已被指定 若这个指定的次态属于有效循环中的状态 电路可以自启动 反之则不可以自启动 后者可以通过修改指定状态 即改变方程的化简方式 使其具备自启动功能 为使电路能够自启动 可将000的次态指定为一个有效状态 010得到修改过的状态方程为 Q1n 1 Q2 Q3Q2n 1 Q1 Q2Q3Q3n 1 Q2 修改后的电路状态转换图如下 例6 设计一个能自启动的3位环形计数器 要求它的有效循环状态为100 010 001 100 电路的状态转换图和次态卡诺图如右图 按照常规化简得 Q1n 1 Q3Q2n 1 Q1Q3n 1 Q2 以上设计的电路不能自启动为保持移位寄存器内部结构不变 只允许修改第一位触发器的输入 所以修改Q1 得到修改后的次态卡诺图如下 修改后的状态方程如下 Q1n 1 Q1Q2Q2n 1 Q1Q3n 1 Q2 若选用D触发器构造此计数器 驱动方程为 D1 Q1n 1 Q1Q2 Q1 Q2D2 Q2n 1 Q1D3 Q3n 1 Q2逻辑图如下 本节小结 时序电路的设计 在画出状态图后 其余就是由状态图到逻辑图的转换 5 4若干常用时序逻辑电路及应用 5 4 1寄存器和移位寄存器5 4 2计数器 5 4 3顺序脉冲发生器和序列信号发生器 在数字电路中 用来存放二进制数据或代码的电路称为寄存器 寄存器是由具有存储功能的触发器组合起来构成的 一个触发器可以存储1位二进制代码 存放n位二进制代码的寄存器 需用n个触发器来构成 按照功能的不同 可将寄存器分为基本寄存器和移位寄存器两大类 5 4 1寄存器 5 4 1 1基本寄存器 一 单拍工作方式基本寄存器 无论寄存器中原来的内容是什么 只要送数控制时钟脉冲CP上升沿到来 加在并行数据输入端的数据D0 D3 就立即被送入进寄存器中 即有 二 双拍工作方式基本寄存器 三 集成寄存器举例 74LS175 特点 四位数码寄存器 由维持阻塞D触发器构成 附加控制功能 异步清零 注 有的寄存器还具有三态控制 保持控制等功能 如CC4076 其框图和功能表分别见图5 23 P194 和表5 5 P194 寄存数据输出端 并行数据输入端 送数脉冲端 异步 直接 清零端 74LS175功能表及说明 四 锁存器 控制方式 电平控制 举例 74116 寄存数据输出端 并行数据输入端 送数电平端 异步 直接 清零端 74LS116功能表及说明 1 移位寄存器的逻辑功能 既能寄存数码 又能在时钟脉冲的作用下使数码向高位或向低位移动 按移动方式分 单向移位寄存器 双向移位寄存器 左移位寄存器 右移位寄存器 移位寄存器的逻辑功能分类 可实现 并入并出 并入串出 串入并出 串入串出 5 4 1 2移位寄存器 一 单向移位寄存器 并行输出 4位右移移位寄存器 时钟方程 驱动方程 状态方程 并行输出 4位左移移位寄存器 时钟方程 驱动方程 状态方程 单向移位寄存器具有以下主要特点 1 单向移位寄存器中的数码 在CP脉冲操作下 可以依次右移或左移 2 可实现串并行转换 二 双向移位寄存器 M 0时右移 M 1时左移 集成双向移位寄存器74LS194 三 移位寄存器的应用 1 移位寄存器的功能扩展 例18位双向移位寄存器 用两片74LS194接成8位双向移位寄存器 移位寄存器的应用 续 2 环形计数器 结构特点 即将FFn 1的输出Qn 1接到FF0的输入端D0 工作原理 根据起始状态设置的不同 在输入计数脉冲CP的作用下 环形计数器的有效状态可以循环移位一个1 也可以循环移位一个0 即当连续输入CP脉冲时 环形计数器中各个触发器的Q端 将轮流地出现矩形脉冲 但是基本环形计数器不能自启动 基本环形计数器的状态图 能自启动的4位环形计数器 状态图 由74LS194构成的能自启动的4位环形计数器 时序图 3 扭环形计数器 结构特点 状态图 能自启动的4位扭环形计数器 寄存器小结 寄存器是用来存放二进制数据或代码的电路 是一种基本时序电路 任何现代数字系统都必须把需要处理的数据和代码先寄存起来 以便随时取用 寄存器分为基本寄存器和移位寄存器两大类 基本寄存器的数据只能并行输入 并行输出 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移 数据可以并行输入 并行输出 串行输入 串行输出 并行输入 串行输出 串行输入 并行输出 寄存器的应用很广 特别是移位寄存器 不仅可将串行数码转换成并行数码 或将并行数码转换成串行数码 还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路 定义 能够记忆输入脉冲个数的电路称为计数器 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 5 4 2计数器 用途 计数 定时 分频 计数器分类 5 4 2 1异步计数器 1 列计数状态表 1 加法计数器的设计 分析 F2 计数翻转 CP2 Q1 1 0 用T 触发器 清零 F0 计数翻转 CP0 计数输入cp 用T 触发器 F1 计数翻转 CP1 Q0 1 0 用T 触发器 00 由JK触发器构成T 触发器 由D触发器构成T 触发器 3 电路 从时序图可以看出 若计数输入脉冲频率为f0 则Q0 Q1 Q2 Q3端输出脉冲的频率依次为f0 2 f0 4 f0 8 f0 16 即为计数器的分频功能 1000 0100 1100 0010 1010 0110 1110 0001 1001 1111 0000 4 时序图 12345678910111213141516 0 1 列计数状态表 2 减法计数器的设计 分析 F2 计数翻转 CP2 Q1 0 1 用T 触发器 清零 F0 计数翻转 CP0 计数输入cp 用T 触发器 F1 计数翻转 CP1 Q0 0 1 用T 触发器 3 电路 4 时序图 略 异步二进制计数器的构造方法二进制的位数与触发器的个数相同触发器均接成T FCP0 CP Qi 1 Qi 1 3 可逆计数器 设置控制端C 如设C 1时 加计数 D CPi Qi 1 C 0时 减计数 D CPi Qi 1 加选通门即可实现 电路 二 异步十进制计数器 原理电路 0000 74LS290为异步二 五 十进制加法计数器 其标准逻辑符号及内部逻辑图分别如下图所示 它由四个下降沿触发的JK触发器和两个与非门组成 由图可见 它是两个独立的计数器 1 电路结构 三 集成异步计数器74LS290 中规模集成异步二 五 十进制计数器 74LS290 逻辑框图与管脚 计数脉冲输入端下降沿触发 异步清零端 异步置9端 1 R01 R02 1时 异步清零 Q3Q2Q1Q0 0000 2 S91 S92 1时 异步置9 Q3Q2Q1Q0 1001 3 CP0 CP CP1悬空 Q0是一位二进制计数器 Q3Q2Q1保持不变 4 CP1 CP CP0悬空 Q3Q2Q1是五进制计数器 Q0保持不变 Q3Q2Q1 功能说明 4 CP0 CP CP1 Q0 Q3Q2Q1Q0是一位十进制加法计数器 CP 1 加法计数器 1 计数状态表 一 同步二进制计数器 5 4 2 2同步计数器 2 分析 清零 同步计数器CP0 CP1 CP2 CP入 F0 计翻 T触发器 T0 1 F1 计翻 T触发器 T1 Q0 F2 计翻 T触发器 T2 Q1Q0 T触发器 T 0 保持 T 1 翻转 000 3 逻辑图 T1 1 T2 Q0 T3 Q1Q0 用JK实现 J K T 逻辑图 4位二进制加计数器 C 1111 进位输出 加控制端和选通门进行选择 2 减法计数器 同理可得 0 逻辑图 3 可逆计数器 1 单时钟 3 可逆计数器 加控制端和选通门进行选择 触发器接成TF 触发器接成T F 2 双时钟 二进制同步计数器的特点 n位二进制同步计数器由n个处于可控计数工作状态的触发器 即T或T 触发器 组成 计数器的设计原则是对控制计数端T或时钟端CP进行逻辑控制 触发器之间的连接方式由加 减计数方式及触发器的功能决定 同步计数器电路的计数脉冲同时接于各位触发器的CP输入端 在计数脉冲作用下 各触发器是同时翻转的 每个触发器状态的改变仅比CP滞后一个tpd时间 二 同步十进制计数器1 同步十进制加法计数器 状态方程 驱动方程 由T触发器构成 在二进制加法计数器基础上改造得到 状态转换表 电路的状态转换图 2 同步十进制减法计数器 从同步二进制减法计数器基础上演变而来 主要在于实现如何使0000状态减1后跳变为1001状态 其驱动方程和状态方程如下 状态转换表 三 集成同步计数器 几种常用的集成电路计数器 集成计数器74161 1 74161逻辑功能描述 OC ETQAQBQCQD 74161逻辑功能表 CR异步清零 LD同步并行置数 EPET 0保持状态不变 EPET 1计数 QDQCQBQA 0000 QDQCQBQA DCBA QDQCQBQA QDQCQBQA QDQCQBQA CP QDQCQBQA 1 集成计数器74161 2 时序图 3 8421BCD码同步加法计数器74160 双时钟4位二进制同步可逆计数器74LS193 异步清零 异步预置数 双时钟4位二进制同步可逆计数器74LS193 同步加计数 同步减计数 CR 1 CR 0 LD 0 CR 0 LD 1 CP 1 CR 0 LD 1 CP 1 2 74LS193时序图 3 单时钟4位二进制同步可逆计数器74LS191 74191的功能表 OCR是串行时钟输出端 当C B 1的情况下 在下一个CPI上升沿到达前CPO端有一个负脉冲输出 背景 常见的集成计数器芯片主要有十进制 二进制等 任意进制计数器可用已有的计数器芯片通过外电路的不同连接方式实现 即用组合电路产生复位 置位信号得到任意进制计数器 基本思想 N进制M进制 5 4 2 3任意进制计数器 1 当M N时 应使计数过程中跳跃N M个状态 两种方法 置零法 复位法 和置数法 置位法 1 复位法 置零法如右图所示 电路一进入SM状态就立即被置成S0状态 所以SM状态仅在极短的瞬时出现 在稳定的状态循环中不包括SM状态 置零法适用于有异步置零输入端的计数器 例1用74LS161来构成一个十二进制计数器 SN S12 1100 D0 D3可随意处理 解 M 0110 2 RO1RO2 Q2Q1 即Q2 RO2 Q1 RO1 计数状态表 例2用74LS290实现M 6计数器 0110 该状态稍纵即逝 不构成稳定状态 1000 0100 1100 0010 1010 0000 1234567 时序图 Cr 原理 平时 SD 1 只要CP 则 RD 故Q Cr 0 输出 0110后 SD 0 Q Cr 1 当CP又回到1后 RD 0故Q Cr 0 Cr 当输出 0110时 R01 R02 1产生清0脉冲Cr 计数器输出 0000 Cr较窄 有时会清0不尽 如0110 0100发生错误 一般应用时加RS锁存器 加RS锁存器后 Cr展宽为CP脉冲的低电平时间 例3 利用同步十进制计数器74160接成同步六进制计数器 采用置零法 由于置零信号随着计数器被置零而立即消失 所以置零信号持续时间极短 如果触发器的复位速度有快有慢 则可能动作慢的触发器还未来得及复位置零信号已经消失 导致电路误动作 克服这个缺点 常采用如右图所示的改进电路 2 置数法 适用于有预置数功能的计数器电路 通过给计数器重复置入某个数值的方法跳越N M状态 例 利