EDA复习资料-(1)

EDA 复习材料 第一章 一 相关英文 单片电子系统 SoC System on a Chip EDA 电子设计自动化 PLD 可编程逻辑器件 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 HDL 硬件描述语言 ASIC 特定用途集成电路 专用集成电路 SOPC 可编程的片上系统 二 手工设计方法的缺点是 A 复杂电路的设计 调试十分困难 B 由于无法进行硬件系统仿真 如果某一过程存在过错 查找和修改十分不 便 C 设计过程中产生大量文档 不易管理 D 对于 IC 设计而言 设计实现过程与具体生产工艺直接相关 因此可移植性 差 E 只有在设计出样机或生产出芯片后才能进行实测 相比的 eda 技术有很大不同 1 用 HDL 对数字系统进行抽象的行为与功能描述以及具体的内部线路结构 描述 从而可以在电子设计的各个阶段 各个层次进行计算机模拟验证 保证设计过程的正确性 可以大大降低成本 缩短设计周期 2 EDA 工具有各类库的支持 3 某些 HDL 也是文档型的语言 极大简化了设计文档的管理 4 EDA 技术中最瞩目的功能是最具现代电子设计技术特征的功能日益强大 的逻辑设计仿真测试技术 5 基于 EDA 技术的设计的不同 由于用 HDL 表达的成功的专用功能设计 在实现目标方面有很大的可选性 它既可以用不同来源的通用 FPGA CPLD 实现 也可以直接以 ASIC 来实现 设计者拥有完全的自主 权 再无受制于人之虞 6 设计成果是通用性的 IP 核具有规范的接口协议 良好的可移植与可测 试性 为系统开发提供了可靠的保证 7 将所有设计环节纳入统一的自顶而下的设计方案 8 各个设计层次上利用计算机完成不同内容的仿真模拟 而且在系统板设 计结束后仍可利用计算机对硬件系统进行完整的测试 第二章 一 图形输入 原理图输入 状态图输入和波形图输入 二 VHDL Verilog 三 1 时序仿真 就是接近真实器件运行特性的仿真 仿真文件包含器件硬件 特性参数 仿真精度高 2 功能仿真 是直接对 VHDL 原理图描述或其他描述形式的逻辑功能进行 测试模拟 以了解其实现的功能是否满足原设计的要求 仿真过程不涉及任何 具体器件的硬性特性 四 IP 就是知识产权核或知识产权模块 软 IP 是用 VHDL 等硬件描述语言描述的功能块 但是并不涉及用什么具体电 路元件实现这些功能 固 IP 是完成了综合的功能块 硬 IP 提供设计的最终阶级产品 淹模 随着设计深度的提高 后续工序所需要 做的事情就越少 灵活性也就越小 第三章 一 可编程的查找表 Look Up Table LUT 可编程的最小逻辑构成单元 LAB 逻辑阵列块 由多个逻辑单元 LE PLL 锁相环 LVDS 低压差分串行 RSDS 去抖动差分信号 联合测试行动组 Joint Test Action Group JTAP JTAP BST 边界扫描 I O 引脚功能 TDI 测试数据输入 TDO 测试数据输出 TMS 测试模块选择 TCK 测试时钟输入 TRST 测试复位输入 具体看 P48 页 二 PS 被动串行 模式 MSEL1 0 MSEL0 0 PPS 被动并行同步 模式 MSEL1 1 MSEL0 0 PPA 被动并行异步 模式 MSEL1 0 MSEL0 1 PSA 被动串行异步 模式 MSEL1 1 MSEL0 0 JTAG 模式 MSEL1 0 MSEL0 0 AS 主动串行 模式 第四章 一 INOUT 定义的通道确定为输入输出双向端口 BUFFER 缓冲端口 其功能与 INOUT 区别在于当需要输入数据时 只允 许内部回读输出的信号 逻辑操作符 AND OR NOT 二 WHEN ELSE 条件信号赋值语句 赋值目标 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 三 上升沿检测条件判断三个表达式 1 CLK EVENT AND CLK 1 2 CLK EVENT AND CLK 1 AND CLK LAST VALUE 0 3 四 STD LOGIC 所定义的九种含义 U 表示未初始化 X 表示强未知 0 表示 强逻辑 0 1 表示强逻辑 1 Z 表示高阻态 W 表示弱未知 L 表示弱逻辑 0 H 表示弱逻辑 1 表示忽略 数据对象 信号 SIGNAL 变量 VARIABLE 常量 CONSTANT 五 并置操作符 第六章 一 信号与变量赋值语句功能的比较 信号 SIGNAL变量 VARIABLE 基本用法用于作为电路中的信号 连线 用于作为进程中局部数 据存储单元 适用范围在整个结构体内的任何 地方都能适用 只能在所定义的进程中 使用 行为特性在进程的最后才对信号 赋值 立即赋值 二 IF 语句的语句结构四种 1 IF 条件句 Then 顺序语句 END IF 2 IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF 3 IF 条件句 Then IF 条件句 Then END IF END IF 4 IF 条件句 Then 顺序语句 ELSEIF 条件句 Then 顺序语句 ELSE 顺序语句 END IF 第七章 一 建立 mif 格式文件 选择 ROM 数据文件编辑窗口 在 File 菜单中选择 New 并在 New 窗口中 Other files 页 在选择 Memory Initilization File 项 单击 OK 按钮后产生 ROM 数据文件大小选择窗口 然后根据数据位数 建立 hex 格式文件 在 New 窗口中选择 Other files 项后 选择 Hexadecimal File 项 具体看 P163 第八章 一 状态机的优点 1 状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点 2 由于状态机的构建相对简单 设计方案相对固定 性能良好的综合器都具 备许多可控或自动的优化状态机的功能 3 状态机容易构成性能良好的同步时序逻辑模块 4 状态机 VHDL 表述丰富多样 程序层次分明 结构清晰 易读易懂 在 排错 修改和模块移植方面也有独到的好处 5 在高速运算和控制方面 状态机更有其巨大的优势 二 状态位直接输出型编码的特点 将状态编码直接输出作为控制信号 即 output state 要求对状态机各状态的编码做特殊的选择 以适应控制时序的要求 这种状态机称为状态码直接输出型状态机 优点 输出速度快 没有毛刺现象 缺点 程序可读性差 用于状态译码的组合逻辑资源比其他以相同触发器数量构 成的状态机多 而且难以有效的控制非法状态的出现 顺序编码 最为简单 且使用的触发器数量最少 剩余的非法状态最少 容错技术最为简单 缺点 尽管节省了触发器 却增加了从一种状态向另一种 状态转换的译码组合逻辑 这对于在触发器资源丰富相对较少的 FPGA 器件中 实现是不利的 一位热码编码 一位热码编码方式尽管用了较多的触发器 但其简单的编 码方式大为简化了状态译码逻辑 提高了状态转换速度 这对于含有较多的时 序逻辑资源的 FPGA 器件是较好的解决方案 第九章 一 VHDL 包含许多特有的文件规则和表达方式 具体参考 P247 数字 1 整数 整数都是十进制的数 2 实数 实数也都是十进制的数 但必须带加小数点 3 以数制基数表示的文字 a 用十进制标明数制进位的基数 b 数制隔离符号 c 表达数 d 指数隔离符号 e 用十进制表示的指数 部分 这一部分的数如果为 0 可以省去不写 字符串 1 文字字符串是用双引号括起的一串文字 2 数位字符串也称位矢量 是预定义的数据类型 BIT 一组数组 第十章 祥看 VHDL 基本语句的语法 第十一章 一 资源共享的定义 资源优化是一种一般化的方法 主要针对数据通路中 耗费逻辑资源比较多的模块 通过选择 复用的方式共享使用该模块 以 减少该模块的使用个数 达到减少资源使用 优化面积的目的 串行化石指把原来耗用资源巨大 单时钟周期完成的并行执行的逻辑块分 割开来 提取出相同的逻辑模块 在时间上复用该逻辑模块 用多个时钟 周期完成相同的功能 其代价是工作速度被大为降低 设计题 例 4 2 ENTITY mux21a IS PORT a b IN BIT s IN BIT y OUT BIT END ENTITY mux21a ARCHITECTURE one OF mux21a IS SIGNAL d e BIT BEGIN d a AND NOT s e b AND s y 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF CQI 0 END IF END IF END IF IF CQI 9 THEN COUT 1 ELSE COUT 0 END IF 题目如果不是带进位的 此段不用写 CQ0 THEN CQI CQI 1 ELSE CQI 9 END IF END IF END IF IF CQI 0THEN COUT 1 ELSE COUT 0 END IF 题目如果不是带进位的 此段不用写 CQ 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN CQI CQI 1 END IF END IF IF CQI 15 THEN COUT 1 ELSE COUT 0 END IF 题目如果不是带进位的 此段不用写 CQ CQI END PROCESS END behav 十六进制减法计数器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT10 IS PORT CLK RST EN IN STD LOGIC CQ OUT STD LOGIC VECTOR 3 DOWNTO 0 COUT OUT STD LOGIC END CNT10 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS CLK RST EN VARIABLE CQI STD LOGIC VECTOR 3 DOWNTO 0 BEGIN IF RST 1 THEN CQI 15 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN CQI CQI 1 END IF END IF IF CQI 0 THEN COUT 1 ELSE COUT 0 END IF 题目如果不是带进位的 此段不用写 CQ CQI END PROCESS END behav 8 4 状态机设计 b 图 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY s machine1 IS PORT inta IN STD LOGIC VECTOR 2 DOWNTO 0 CLK RST IN STD LOGIC outa OUT STD LOGIC VECTOR 3 DOWNTO 0 END s machine1 ARCHITECTURE behav OF s machine1 IS TYPE ST TYPE IS ST0 ST1 ST2 ST3 SIGNAL C ST ST TYPE BEGIN PROCESS CLK RST BEGIN IF RST 1 THEN C ST ST0 outa IF inta 101 THEN outa 0010 ELSIF inta 111 THEN outa 1100 ELSE NULL END IF C ST IF inta 000 THEN C ST ST1 ELSIF inta 110 THEN C ST ST2 ELSE NULL END IF outa IF inta 100 THEN C ST ST2 ELSIF inta 011 THEN C ST ST1 ELSE C ST ST3 END IF outa IF inta 101 THEN outa 1101 ELSIF inta 011 THEN outa 1110 ELSE NULL END IF C ST C ST ST0 outa 0000 END CASE END IF END PROCESS END behav c 图 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY s machine0 IS PORT clk reset IN STD LOGIC inta IN STD LOGIC VECTOR 0 TO 2 outa OUT STD LOGIC VECTOR 0 TO 3 END s machine0 ARCHITECTURE behv OF s machine0 IS TYPE FSM ST IS s0 s1 s2 s3 数据类型定义 状态符号化 SIGNAL current state next state FSM ST 将现态和次态定义为新的数据类型 BEGIN REG PROCESS reset clk 主控时序进程 BEGIN IF reset 1 THEN current state s0 检测异步复位信号 ELSIF clk 1 AND clk EVENT THEN current state IF inta