3-8译码器的VHDL设计_第1页
3-8译码器的VHDL设计_第2页
3-8译码器的VHDL设计_第3页
3-8译码器的VHDL设计_第4页
免费预览已结束，剩余1页可下载查看

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

精品文档 1欢迎下载 3 83 8 译码器的译码器的 VHDLVHDL 设计设计 1 实体框图 2 程序设计 正确的程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY DECODER38A IS PORT A2 A1 A0 S1 S2 S3 IN STD LOGIC Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END ENTITY DECODER38A ARCHITECTURE ONE OF DECODER38A IS SIGNAL S STD LOGIC VECTOR 5 DOWNTO 0 BEGIN S A2 WITH S SELECT Y 11111110 WHEN 000100 11111101 WHEN 001100 11111011 WHEN 010100 11110111 WHEN 011100 11101111 WHEN 100100 11011111 WHEN 101100 10111111 WHEN 110100 精品文档 2欢迎下载 01111111 WHEN 111100 11111111 WHEN OTHERS END ARCHITECTURE ONE 3 仿真波形图 4 仿真波形分析 当 S1 S2 S3 100 时 只有当 A2 A1 A0 111 时 Y 7 才输出低电平 否则 为高电平 当 A2 A1 A0 110 时 Y 6 才输出低电平 否则为高电平 当 A2 A1 A0 101 时 Y 5 才输出低电平 否则为高电平 Y 4 到 Y 0 同理 可见该程序 设计的是 3 8 译码器 三 共阳极数码管七段显示译码器的三 共阳极数码管七段显示译码器的 VHDLVHDL 设计设计 1 实体框图 2 程序设计 精品文档 3欢迎下载 正确的程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY DISPLAY DECODER IS PORT A3 A2 A1 A0 IN STD LOGIC Y OUT STD LOGIC VECTOR 6 DOWNTO 0 END ENTITY DISPLAY DECODER ARCHITECTURE ONE OF DISPLAY DECODER IS SIGNAL S STD LOGIC VECTOR 3 DOWNTO 0 BEGIN S A3 WITH S SELECT Y1001 即大于 9 数码管无显示 由此可知 程序设计的是七段显示译码管 精品文档 5欢迎下载 欢迎您的下载 欢迎
人人文库> 全部分类> 应用文书 > 事务文书

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论