基于FPGA的通用外设电路设计_毕业设计论文.doc

毕毕业业设设计计 论论文文 题题 目 基于目 基于 FPGA 的通用外设电路设计的通用外设电路设计 英文题目 英文题目 Design of Universal Peripheral Circuit Based on FPGA 东华理工大学毕业 设计 论文 摘 要 摘摘 要要 FPGA 器件作为可编程逻辑主流硬件 近年来 应用越来越广泛 在现代科学 技术中占有举足轻重的作用和地位 其外设电路作为芯片与外界输入方式之一 是 十分具有研究价值的 FPGA 器件不断增加新的模块 功能越来越强大 基于 FPGA 的外设电路也顺应形势 不断升级 本设计综合行列式键盘 LED 显示器 时钟一体 应用 Verilog HDL 语言实现 下述功能 计时功能 包括时分秒的计时 校时功能 对时分秒手动调整以校准时 间 键盘功能 应用 4 4 行列式键盘 可实现 0 9 数字的直接输入 LED 动态扫描 显示和闪烁 移位 灭零等功能 突出了其作为硬件描述语言的良好的可读性 可 移植性和易理解等优点 并通过 Altera Quartus 8 0 完成综合 仿真 本设计实现以上 FPGA 各功能 可作为 EDA 技术发展的价值体现 此程序通过 下载到 FPGA 芯片后 可应用于实际的数字钟显示中 关键字关键字 行列式键盘 LED 显示器 时钟 Verilog HDL 东华理工大学毕业 设计 论文 Abstract ABSTRACT FPGA programmable logic devices as the mainstream of hardware in recent years more and more extensive applications in modern science and technology plays a vital role and status Its peripheral circuit chip with the outside world as one of input is very valuable in research FPGA devices are constantly adding new modules more powerful FPGA based response to the peripheral circuit is also the situation escalated The determinant of the design of an integrated keyboard LED display integrated clock application Verilog HDL language to achieve the following functions time functions including the time when minutes and seconds school functions every minute of time to manually adjust the calibration time keyboard functions application of 4 4 determinant keyboard numbers 0 9 can be directly imported LED dynamic scanning display and blinking shift such as anti zero function highlights the hardware description language as a good readability easy to understand the advantages of portability and Altera Quartus 8 0 through the completion of synthesis simulation FPGA Design and Implementation of the above various functions can be used as the value of EDA technology embodied This process by downloading to the FPGA chip can be used in practical digital clock display Keywords determinant keyboard LED display clock Verilog HDL 东华理工大学毕业 设计 论文 目 录 1 目 录 引 言 1 第一章 系统硬件及设计软件介绍 2 1 1 开发板介绍 2 1 2 设计软件介绍 3 第二章 系统方案设计 4 2 1 总设计方案 4 2 2 分频器设计方案 4 2 3 行列式键盘设计方案 5 2 4 六位 7 段 LED 显示设计方案 6 2 5 顶层模块设计方案 7 第三章 系统程序设计 8 3 1 分频器程序设计 8 3 2 行列式键盘程序设计 10 3 3 六位 7 段 LED 显示程序设计 12 3 4 顶层模块程序设计 13 第四章 程序仿真 20 4 1 分频器程序仿真 20 4 2 行列式键盘程序仿真 20 4 3 六位 7 段 LED 显示程序仿真 21 4 4 顶层模块程序仿真 22 结 论 25 致 谢 27 参考文献 28 附录 1 分频器程序 29 附录 2 行列式键盘程序 31 附录 3 六位 7 段 LED 显示程序 33 附录 4 顶层时钟程序 35 东华理工大学毕业 设计 论文 引 言 1 引 言 计算机技术和微电子工艺的发展 使得现代数字系统的设计和应用进入了新的 阶段 电子设计自动化 EDA 技术在数字系统设计中起的作用越来越重要 新的 工具和新的设计方案不断推出 可编程逻辑器件不断增加新的模块 功能越来越强 硬件设计语言也顺应形式 推出新的标准 更加好用 更加便捷 本设计主要以 FPGA 器件 EDA 软件工具 Verilog HDL 硬件描述语言三方面 内容作为主线 综合行列式键盘 LED 显示器件 以及时钟模块于一体 实现三个 主要模块的联动 输入部分为 4 4 行列式键盘 具备 0 9 十个数字键 修改 确认键 左右移动键 输出数据为 6 位二进制代码 输出部分为六位 7 段 LED 数码管 可实 现时分秒显示 时钟灭零显示 修改闪烁以及小数点秒闪烁功能 而顶层文件时钟 模块则将输入输出部分联结起来 实现时钟发生 显示缓存 数据修改 移位 灭 零等功能 另时钟产生模块采用 FPGA 硬件内置 66MHz 分频 产生 250Hz 5Hz 1Hz 信号供时钟模块 输入输出模块使用 本设计完全采用 Verilog HDL 语言完成 此程序通过下载到 FPGA 芯片后 可应 用于实际的数字钟显示中 东华理工大学毕业 设计 论文 第 1 章 系统硬件及设计软件介绍 2 第一章 系统硬件及设计软件介绍 1 1 开发板介绍 本设计需要的硬件资源主要有 1 六位七段数码管 2 4 4 行列式键盘 经过仔细筛选 最终选定联华众科 FPGA 开发板 FA130 联华众科 FPGA 开发 板 FA130 核心器件为 Altera Cyclone 系列的 EP1C3 配置芯片为 EPCS1 FA130 上 可以运行 SOPC Builder 制作的简单的工程 FA130 具有丰富的板载资源 由于板载 有 51 单片机 FA130 还可以作为 51 单片机的学习开发板 FA130 实现了 3 3V 系统 与 5V 系统对接功能 具体是通过 74LVXC3245 或简称 3245 实现的 FA130 随 板资料中包括丰富的开发实例和制作开发实例的详细步骤说明 以及 Quartus II 环境 下的设计输入 综合 仿真等内容 另外还包括 SOPC 建立和开发方面内容 如 Nios II 的建立和 Nios II 环境下 C C 程序开发等 FA130 的 EDA 开发实例包括 VHDL 和 Verilog 两个版本 FA130 的 51 单片机开发实例包括汇编和 C 语言两个版 本 同时 FA130 还包括详细的使用手册和丰富的配套资料 非常适合 FPGA VHDL Verilog 开发学习者使用 另外 FA130 随板 DVDROM 中还包括 VS NET 的开发实例 在学习 FPGA 开发 51 单片机开发的同时还可以学习到 VS NET 开发环境中 C 程序的开发 VS NET 和 C 也是 WINCE NET 系统上主要的 开发环境和编程语言 图 1 1 FA130 开发板 东华理工大学毕业 设计 论文 第 1 章 系统硬件及设计软件介绍 3 联华众科FPGA开发板FA130具有丰富的板载资源 核心器件包括FPGA芯片Altera EP1C3T100和PLCC封装的单片机 STC89LE52 EP1C3可用I O分4组全部以插针的形式引出 供外部扩展时使用 FPGA配置芯片为EPCS1 EPCS1为FLASH类型存储器 存储空间为1M位 1 046 496bits EPCS1可以工作在5V或3 3V 在本开发板EPCS1与FPGA的IO相 同工作电压为3 3V 时钟资源包括频率为66M有源晶振和1个外接有源晶振插座 外接有源晶振插座 可直接安装用户自己希望的任何频率有源晶振 复位电路由一个复位按键和一片复位芯片组成 复位芯片为 IMP812T IMP812T输出高电平有效的复位脉冲 脉冲宽度为140ms IMP812T的复 位门限 Reset Threshold 为3 08V 输出的复位信号同时提供给FPGA芯片和单片机 使用 FA130上EP1C3和51单片机89LE52均工作在3 3V电源电压 显示资源包括6位共阴七段数码管 8位LED 绿色 1片1602LCD显示屏 键盘资源包括4 4按键阵列 4个独立按键 其中4个独立按键可以作为单片机 的中断源使用 电源部分包括1片LM1085 5 0 1片AS2830 3 3和1片AS2830 1 5 LM1085 5 0提 供5V直流电源作为AS2830 3 3 AS2830 1 5输入电源和LCD1602供电电源 AS2830 3 3提供3 3V直流电源 作为FPGA的IO电源和开发板上其他设备电源 AS2830 1 5 提供1 5V直流电源 作为FPGA的核心供电电源 存储资源包括1片24C02和1片93C46 24C02连接在I2C总线上 是存储空间为 256字节串行E2PROM 24C02的设备地址也可以由板上的3位拨码开关设置 93C46 为SPI接口的串行E2PROM 93C46存储空间为128字节 其他资源还包括8位拨码开关 连接到EP1C3上 1 2 设计软件介绍 本设计使用 Altera 公司的 Quartus II 软件 版本为 8 0 Altera Quartus II 设计软 件是业界唯一提供 FPGA 和固定功能 HardCopy 器件统一设计流程的设计工具 工 程师使用同样的低价位工具对 Stratix FPGA 进行功能验证和原型设计 又可以设计 HardCopy Stratix 器件用于批量成品 系统设计者现在能够用 Quartus II 软件评估 HardCopy Stratix 器件的性能和功耗 相应地进行最大吞吐量设计 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台 该平台支持一 个工作组环境下的设计要求 其中包括支持基于 Internet 的协作设计 Quartus 平台 与 Cadence ExemplarLogic MentorGraphics Synopsys 和 Synplicity 等 EDA 供应 商的开发工具相兼容 改进了软件的 LogicLock 模块设计功能 增添 了 FastFit 编 译选项 推进了网络编辑性能 而且提升了调试能力 东华理工大学毕业 设计 论文 第 2 章 系统方案设计 4 第二章 系统方案设计 设计要求 1 行列式键盘电路包括 时钟产生电路 扫描电路 按键标志产生电路和键盘 译码器 2 LED 显示电路设计包括 时钟发生器 扫描信号发生器 显示缓存器 七 段译码器 小数点产生模块和闪烁模块 3 键盘与 LED 显示电路配合 完成数据修改 移位 灭零和小数点移动等功 能 2 1 总设计方案 根据课题要求 本设计主要由三个模块完成 1 输入 行列式键盘 具备 0 9 十个数字键及数据修改 确认 左移位键 右 移位键三个功能键 2 输出 六位 7 段数码管 3 主程序 实现时钟产生 键位识别 数据修改 移位等功能 4 应以上三个模块要求 设计分频模块 产生符合要求的方波 如图 2 1 所示 图 2 1 系统设计方案图 2 2 分频器设计方案 本设计采用 FPGA 硬件设计 其内置时钟频率为 66MHz 而三个模块需要的是 频率较低的信号 应通过寄存器计数来实现分频 考虑到高低频率差异太大 所以 拆分成为两个寄存器来实现 这样可以得到 250Hz 信号 然后再使用两个寄存器可 分别得到 5Hz 1Hz 两个信号 如图 2 2 所示 东华理工大学毕业 设计 论文 第 2 章 系统方案设计 5 图 2 2 分频示意图 2 3 行列式键盘设计方案 行列式键盘的工作方式是读取行列线的状态 查看是否有按键按下 键盘部分 提供一种扫描的工作方式 能对键盘不断扫描 自动消抖 自动识别按下的键 并 给出编码 能对双键或 n 个键同时按下的情况实行保护 本设计需要实现数据修改 移位 所以除了 0 9 数字键盘以外 还至少需要左 右移位键及修改 确认三个功能键 如图 2 3 所示 图 2 3 键盘示意图 键盘需要响应迅速 所以采用了 250Hz 信号 输入由 X1 X2 X3 X4 Y1 Y2 Y3 Y4 八根纵横交错的连接线组成 当某根 X 连接线和 Y 连接线同时为低电平时有效 例如当 X3 Y2 为低电平时 识别为 0 键 将输出 相应信号供主程序识别 如图 2 4 所示 东华理工大学毕业 设计 论文 第 2 章 系统方案设计 6 图 2 4 键盘电路原理 2 4 六位 7 段 LED 显示设计方案 在译码器设计时 常用发光二极管的状态验证设计是否满足要求 这种方式是 很直观的 但在计数器设计时 这样的验证方式就显得很不直观 尤其当计数器的 位数增加时 如百进制计数 太多的发光管将使结果的独处非常困难 此时应采用 数码管显示 但是当用七段数码显示器显示的位数较多时 如显示 8 位 BCD 码十 进制数 为了节省硬件开支 常用动态显示方法 即对各 LED 数码管循环扫描 分时使用显示器驱动电路 1 驱动方式 直接驱动方式 直接对数码管相应的字段给出驱动电平 以显示 字形 其真值表如表 2 1 所示 表 2 1 LED 真值表 abcdefg输出 11111100 01100001 11011012 11110013 01100114 10110115 10111116 11100007 11111118 11110119 2 动态扫描显示 动态扫描的 FPGA 实现可以采用将所有数码管的相同字段并联 由 FPGA 芯片 的输出信号 a b c d e f g 直接驱动相应字段 由软件编程产生片选信号 MS1 MS2 MS6 循环选中 6 个数码管 数码管显示的字形由表 2 2 决定 3 相关知识 共阴数码管如右图 2 5 所示 每一条线分别对应一个管脚 当 管脚为 1 时 这条线为亮 当管脚设置为 0 时 这条线不亮 例 如 设置 a 的管脚为 1 那么 0 这条线就会亮 设置 g 的管脚为 1 那么 6 这条线就会亮 要让数码管显示数字 0 那么我们可以 设置 a b c d e f g 为 1111110 图 2 5 数码管示意图 东华理工大学毕业 设计 论文 第 2 章 系统方案设计 7 2 5 顶层模块设计方案 此模块为系统核心模块 大部分的功能都由此模块完成 1 时钟模块 设计思路 定义一个长度为 24 位的时钟显示缓存寄存器 每 4 位用 BCD 码来 分别显示时分秒的个位 十位 每当 1 秒周期则秒个位加一 当秒个位为 9 时则清 零 秒十位加一 当秒为 59 时清零 分加一 同理当分为 59 秒为 59 时 分 秒 清零 时加一 同理当时为 23 分为 59 秒为 59 时 时分秒清零 完成时钟的设 计 2 键盘译码模块 设计思路 定义 1 位寄存器 sel 每当检测到 sel 信号则自加 1 当 sel 为 1 时进 入修改状态 为 0 则为时钟状态 3 数据移位模块 设计思路 定义 3 位寄存器 flag 当 flag 不为 0 时 每当检测到 信号时 flag 自减 1 当 flag 不为 5 时 每当检测到 信号 flag 自加 1 4 数据修改模块 设计思路 当 sel 为 1 时 进入修改状态 检测 flag 的值 flag 的值分别对应各 将被修改的数据 如图 2 6 图 2 6 数据修改信号 检测键盘输入信号 若有 0 9 数字信号输入则将对应数字赋值给相应时钟显示 缓存寄存器 5 闪烁模块 设计思路 当 sel 为 1 时 引入 5Hz 信号 clkss 当 clkss 为 1 时 flag 所对应数 据输出信号为缓存数据 为 0 时对应数据电平将为高阻态不显示 这样可实现被修 改数据会以 5Hz 的频率闪烁显示 6 显示输出模块 设计思路 将时钟显示缓存寄存器的数据赋值给输出管脚 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 8 第三章 系统程序设计 3 1 分频器程序设计 在现代电子系统中 数字 系统所占的比例越来越大 系 统发展的趋势是数字化和集成 化 而 CPLD FPGA 作为可编 程 ASIC 专用集成电路 器 件 它将在数字逻辑系统中发 挥越来越重要的作用 在数字逻辑电路设计中 分频器是一种基本电路 通常 用来对某个给定频率进行分频 以得到所需的频率 整数分频 器的实现非常简单 可采用标 准的计数器 也可以采用可编 程逻辑器件设计实现 本设计 采用标准计数器来实现 根据 设计思路 本模块将 66MHz 信号分频成为 250Hz 5Hz 1Hz 三个输出 信号 流程图如图 3 1 所示 程序每当检测到内置时钟 上升沿 计数寄存器 1 自加 1 如果寄存器 1 等于 999 则寄存器 1 置 0 寄存器 2 自 加 1 如果寄存器 2 等于 131 则 clksy 取反 寄存器 3 寄存器 4 均自加 1 寄存 器 2 清零 Fs fx ns 50M 999 1 131 1 500 可得 clksy 每秒钟取反 500 次 即可得 clksy 250Hz 图 3 1 分频程序流程图 同理寄存器 3 和寄存器 4 每 1 500 秒自加 1 如 果寄存器 3 等于 249 则寄存器 3 清零 clk 取反 根据以上结果可得 clk 每秒取反 2 次 即可得 clk 1Hz 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 9 如果寄存器 3 等于 49 则寄存器 4 清零 clkss 取反 根据以上结果可得 clkss 每秒 取反 10 次 即可得 clkss 5Hz 根据以上思路 Verilog HDL 程序如下 module clkfs clk clkss clksy clk66MHz input clk66MHz output clk clkss clksy reg clk clkss clksy reg 9 0 count1 reg 6 0 count2 reg 7 0 count3 reg 5 0 count4 reg cin1 cin2 always posedge clk66MHz if count1 9 0 10 d999 begin count1 9 0 10 d0 cin1 1 d1 产生进位信号 1 end else begin count1 9 0 count1 9 0 10 d1 cin1 1 d0 进位信号 1 清零 end always posedge clk66MHz if count2 7 0 8 d131 begin count2 7 0 8 d0 clksy clksy clksy 250Hz cin2 1 d1 产生进位信号 2 end else begin count2 7 0 count2 7 0 cin1 若进位信号 1 为 1 则加 1 为 0 则不变 cin2 1 d0 进位信号 2 清零 end always posedge clk66MHz if count3 7 0 8 d249 begin count3 7 0 8 d0 clk clk clk 1Hz end else count3 7 0 count3 7 0 cin2 若进位信号 2 为 1 则加 1 为 0 则不变 always posedge clk66MHz if count4 5 0 6 d49 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 10 begin count4 5 0 6 d0 clkss clkss clkss 5Hz end else count4 5 0 count4 5 0 cin2 endmodule 3 2 行列式键盘程序设计 相对 if 语句只有两个分支而言 else 语句是一种多分支语句 故 case 语句多用 于条件译码电路 本设计的行列式键盘模块采用 case 语句键盘译码 利用 250Hz 信 号扫描 X 轴和 Y 轴电位信号 当某根 X 连接线和 Y 连接线同时为低电平时有效 键盘去抖功能 按键在闭合和断开时 触点会存在抖动现象 本设计采用 250Hz 低频信号 触发判定为 clk 信号上升沿和下降沿 也就是在 40ms 时间内会有 两次判定 如果两次判定均为同一键位 则输出键值 否则输出为 0 可以消除触 点抖动的负面作用 示意图如下 图 3 2 去抖示意图 图示为两次按键 第一次按键时间极短 可视为一次抖动 第二次为正常按键 时间较长 可以是多个 CLK 周期 图示只列出 1 个周期 现分析如下 图示 1 处 读取 key1 为低 图示 2 处 读取 key2 为高 结果 key 为 0 判定 无按键 图示 1 处 读取 key1 为低 图示 2 处 读取 key2 为低 结果 key 为对应键位 值 判定有按键 程序如下 module keypad clksy x y key clksy 64hz input clksy input 3 0 x y 4 4 key low active output 5 0 key reg 5 0 key1 key2 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 11 always posedge clksy 第一次判定 begin case y 3 0 x 3 0 8 b00010001 key1 5 0 6 d1 8 b00010010 key1 5 0 6 d2 8 b00010100 key1 5 0 6 d3 8 b00011000 key1 5 0 6 d4 8 b00100001 key1 5 0 6 d5 8 b00100010 key1 5 0 6 d6 8 b00100100 key1 5 0 6 d7 8 b00101000 key1 5 0 6 d8 8 b01000001 key1 5 0 6 d9 8 b01000010 key1 5 0 6 d10 8 b01000100 key1 5 0 6 d16 8 b01001000 key1 5 0 6 d32 8 b10001000 key1 5 0 6 d48 default key1 5 0 6 d0 输出结果寄存在 key1 endcase end always negedge clksy 第二次判定 begin case y 3 0 x 3 0 8 b00010001 key2 5 0 6 d1 键位 1 8 b00010010 key2 5 0 6 d2 键位 2 8 b00010100 key2 5 0 6 d3 键位 3 8 b00011000 key2 5 0 6 d4 键位 4 8 b00100001 key2 5 0 6 d5 键位 5 8 b00100010 key2 5 0 6 d6 键位 6 8 b00100100 key2 5 0 6 d7 键位 7 8 b00101000 key2 5 0 6 d8 键位 8 8 b01000001 key2 5 0 6 d9 键位 9 8 b01000010 key2 5 0 6 d10 键位 0 8 b01000100 key2 5 0 6 d16 键位 8 b01001000 key2 5 0 6 d32 键位 8 b10001000 key2 5 0 6 d48 键位 sel 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 12 default key2 5 0 6 d0 输出结果寄存在 key2 endcase end assign key key1 key2 key1 6 d0 判定 如果两次结果相同 则输出为 键值 如果不同 则输出为 0 endmodule 3 3 六位 7 段 LED 显示程序设计 联华众科 FPGA 开发板 FA130 的数码显示为六位 7 段共阴极数码管 其工作特 点是 当笔段电极接高电平 公共阴极接低电平时 相应笔段发光 本模块同时具 有片选 七段译码 灭零功能 本模块由 250Hz 信号驱动 采用动态显示方法 即对六个 LED 数码管循环扫描 分时使用显示器驱动电路 可得每个数码管显示频率为 250 6 42Hz 人眼视觉暂留 时间的要求为 25 帧每秒 可达到要求 程序如下 module xianshi clksy a b c d e f g D0 D1 D2 D3 D4 D5 num0 num1 num2 num3 num4 num5 input clksy input 3 0 num0 num1 num2 num3 num4 num5 num0 num5 为时分秒 6 位输入 output a b c d e f g D0 D1 D2 D3 D4 D5 a g 为数码管 7 段电平 reg a b c d e f g D0 D1 D2 D3 D4 D5 D0 D5 为片选信号 reg 3 0 num10 num11 num12 num13 num14 num15 reg 3 0 temp reg 2 0 flag always posedge clksy begin D0 D1 D2 D3 D4 D5 6 b000000 if flag 6 flag 0 else flag flag 1 num10 num11 num12 num13 num14 num15 num0 num1 num2 num3 num4 num5 if num15 0 首位灭零 num15 4 bzzzz case flag 片选 0 begin temp num10 D0 1 end 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 13 1 begin temp num11 D1 1 end 2 begin temp num12 D2 1 end 3 begin temp num13 D3 1 end 4 begin temp num14 D4 1 end 5 begin temp num15 D5 1 end default temp 0 endcase case temp 七段译码 4 d0 a b c d e f g 7 b1111110 显示数字 0 4 d1 a b c d e f g 7 b0110000 显示数字 1 4 d2 a b c d e f g 7 b1101101 显示数字 2 4 d3 a b c d e f g 7 b1111001 显示数字 3 4 d4 a b c d e f g 7 b0110011 显示数字 4 4 d5 a b c d e f g 7 b1011011 显示数字 5 4 d6 a b c d e f g 7 b1011111 显示数字 6 4 d7 a b c d e f g 7 b1110000 显示数字 7 4 d8 a b c d e f g 7 b1111111 显示数字 8 4 d9 a b c d e f g 7 b1111011 显示数字 9 default a b c d e f g 7 b0000000 无任何显示 endcase end endmodule 3 4 顶层模块程序设计 根据设计思路 画出流程图 见 3 3 程序是无限循环 也就是到了流程图结束的地方后又会回到开始 程序首先判 定是否有键按下 如果有 则判定键值 若键值为 或 移动键 则会修改 flag 的 值 有前文所述 flag 的值代表时分秒的个 十位 若键值为 Sel 修改键 则会改变 sel 寄存器的值 设计需求是按一次 Sel 键将会进入修改状态 再按一次将退出修改 状态 方案为设定 sel 寄存器为 1 位 程序接下来会判断 sel 的值 如果为 1 则进入 修改状态 为零则进入计时状态 在修改状态下 程序再次判定键值 若为数字键 则会将对应数据赋值给 flag 所对应缓存 若为 或 移动键 则会修改 flag 的值 若为 Sel 修改 确认键 将退 出修改状态 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 14 图 3 3 顶层模块设计流程图 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 15 在计时状态 程序将逐秒对秒缓存加 1 判断 若秒低位为 9 则秒低位清零 秒高位加一 判断 若秒高位为 5 则秒高位清零 分低位加一 判断 若分低位为 9 则分低位清零 分高位加一 判断 若分高位为 5 则分高位清零 时低位加一 判断 若时低位为 9 则时低位清零 时高位加一 判断 若时高低位为 23 则时清零 程序到这里还没有结束 关于修改位闪烁的方案 我将它和输出管脚赋值整合 在一起 首先判定是否为修改状态 若是 则将该修改数据和 5Hz 频率相与再赋值 给输出管脚 当 5Hz 频率为高电平 输出缓存数据 反之则无输出信号 这样可实 现被修改字符出现频率为 5Hz 的闪烁 程序如下 module clock clkss key sec min hour input clkss input 5 0 key reg sel reg 2 0 flag1 sumsec output 7 0 sec min hour wire 7 0 sec min hour reg 23 0 sum reg seccin cinsec cinmin ss0 ss1 ss2 ss3 ss4 ss5 initial flag1 3 d0 always posedge clkss begin if key 6 d48 sel sel 1 d1 如果为 Sel 键 将在修改 确认间切换 else if key 6 d16 如果为 键 begin if flag1 flag1 flag1 3 d1 如果 flag 不为 0 那么 flag 减 1 end else if key 6 d32 如果为 键 begin if flag1 5 flag1 3 d5 如果 flag 等于 5 flag 值不变 else flag1 flag1 3 d1 否则 flag 加 1 end end always posedge clkss 这段语句将 5Hz 信号分频成为 1Hz 时钟信 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 16 号 begin if sumsec 2 0 3 d4 begin sumsec 2 0 3 d0 seccin 1 end else begin sumsec 2 0 sumsec 2 0 3 d1 seccin 0 end end always posedge clkss begin if sel 判定是否为修改状态 begin if flag1 0 begin if key 6 d10 sum 3 0 4 d0 零键位的识别 else sum 3 0 key 3 0 key 3 0 sum 3 0 key 低四位不为零则赋值 end else if flag1 1 begin if key 6 d10 sum 7 4 4 d0 else sum 7 4 key 3 0 key 3 0 sum 7 4 end end else if seccin begin if sum 3 0 4 d9 begin sum 3 0 4 d0 if sum 7 4 4 d5 begin sum 7 4 4 d0 cinsec 1 end else begin sum 7 4 sum 7 4 4 d1 cinsec 0 end 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 17 end else begin sum 3 0 sum 3 0 seccin cinsec 0 end end end always posedge clkss begin if sel begin if flag1 2 begin if key 6 d10 sum 11 8 4 d0 else sum 11 8 key 3 0 key 3 0 sum 11 8 end else if flag1 3 begin if key 6 d10 sum 15 12 4 d0 else sum 15 12 key 3 0 key 3 0 sum 15 12 end end else if cinsec begin if sum 11 8 4 d9 begin sum 11 8 4 d0 if sum 15 12 4 d5 begin sum 15 12 4 d0 cinmin 1 end else begin sum 15 12 sum 15 12 4 d1 cinmin 0 end end else begin sum 11 8 sum 11 8 cinsec cinmin 0 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 18 end end end always posedge clkss begin if sel begin if flag1 4 begin if key 6 d10 sum 19 16 4 d0 else sum 19 16 key 3 0 key 3 0 sum 19 16 end else if flag1 5 begin if key 6 d10 sum 23 20 4 d0 else sum 23 20 key 3 0 key 3 0 sum 23 20 end end else if cinmin begin if sum 23 16 8 d23 sum 23 16 8 d0 elseif sum 19 16 4 d9 begin sum 19 16 4 d0 sum 23 20 sum 23 20 4 d1 end else sum 19 16 sum 19 16 cinmin end end always posedge clkss begin if sel begin case flag1 判定是否为修改状态 0 ss0 ss1 ss2 ss3 ss4 ss5 6 b100000 1 ss0 ss1 ss2 ss3 ss4 ss5 6 b010000 2 ss0 ss1 ss2 ss3 ss4 ss5 6 b001000 3 ss0 ss1 ss2 ss3 ss4 ss5 6 b000100 4 ss0 ss1 ss2 ss3 ss4 ss5 6 b000010 东华理工大学毕业 设计 论文 第 3 章 系统程序设计 19 5 ss0 ss1 ss2 ss3 ss4 ss5 6 b000001 default ss0 ss1 ss2 ss3 ss4 ss5 6 d0 endcase end else ss0 ss1 ss2 ss3 ss4 ss5 6 d0 end assign sec 3 0 ss0 clkss sum 3 0 4 bz sum 3 0 assign sec 7 4 ss1 clkss sum 7 4 4 bz sum 7 4 assign min 3 0 ss2 clkss sum 11 8 4 bz sum 11 8 assign min 7 4 ss3 clkss sum 15 12 4 bz sum 15 12 assign hour 3 0 ss4 clkss sum 19 16 4 bz sum 19 16 assign hour 7 4 ss5 clkss sum 23 20 4 bz sum 23 20 括号内的值 clkss 高电平 sum 低电平为高阻态 输出管脚的值 该管脚在修改状态则为括号内的值 否则为 sum 值 endmodule 东华理工大学毕业 设计 论文 第 4 章 程序仿真 20 第四章 程序仿真 4 1 分频器程序仿真 因为分频比例太大 在仿真时将比例减小 下图为将寄存器 1 的分频比 1000 1 改为 1 1 即 if count1 9 0 10 d999 if count1 9 0 10 d0 寄存器 2 的分频比 132 1 改为 2 1 即 if count2 7 0 8 d131 if count2 7 0 8 d1 将寄存器 3 的分频比 250 1 改为 3 1 即 if count3 7 0 8 d249 if count3 7 0 8 d2 将寄存器 4 的分频比 50 1 改为 6 1 即 if count4 5 0 6 d49 if count4 5 0 6 d5 其他程序部分无任何改变 图 4 1 为修改后的程序仿真结果 图 4 1 分频器模拟仿真 设在单位时间内 clk50MHz 的上升沿的次数为 N clksy 取反次数为 Nsy 计 数器 1 的分频比为 p1 计数器 2 的分频比为 p2 计数器 3 的分频比为 p3 计数器 4 的分频比为 p4 则 Nsy N p1 p2 代入模拟仿真数据 得 Nsy N 2 若在 4 个 clk50MHz 的时间内 clksy 取反 2 次 即一个周期 所以 clksy 与 clk50MHz 的频率 比为 1 4 与模拟仿真结果吻合 如图可看出 在 clksy 取反 6 次的时间内 clkss 取反一次 clk 取反 3 次 仿真 结果正确 如将各寄存器分频比改为原值 能得到与程序设计所需要频率一致的结 果 4 2 行列式键盘程序仿真 这部分的仿真比较简单 如图 4 2 所示 东华理工大学毕业 设计 论文 第 4 章 程序仿真 21 图 4 2 行列式键盘程序仿真 在上图中 一共模拟了 3 次按键 对照图 2 3 和图 2 4 第一次按下 x3 y3 键 即 键 输出 key 4 1 即 key 5 0 16 第二次按下 x3 y2 键 即 7 键 输出 key 5 0 7 第三次按下 x2 y2 键 即 6 键 输出 key 5 0 6 可看出仿真结果完全正确 4 3 六位 7 段 LED 显示程序仿真 如图 4 3 所示为输入信号 图 4 3 LED 输入信号 图 4 4 所示为输出信号 图 4 4 LED 输出信号 由图可得 片选信号正常工作 a b c d e f g 七段信号随片选信号变化 对比共 阴极数码管真值表 2 1 仿真结果正确 东华理工大学毕业 设计 论文 第 4 章 程序仿真 22 4 4 顶层模块程序仿真 1 时钟仿真 如图 4 5 图 4 5 时钟仿真 2 闪烁仿真 如图 4 6 图 4 6 闪烁仿真 3 移位仿真 如图 4 7 图 4 7 移位仿真 4 修改仿真如图 4 8 图 4 8 修改仿真 5 确认键仿真 如图 4 9 图 4 9 确认键仿真 说明一下 key 值代表的含义 东华理工大学毕业 设计 论文 第 4 章 程序仿真 23 1 10 表示输入数字 1 2 3 9 0 16 左移 32 右移 48 修改 确认 由以上多图仿真可看出 程序功能完全正确 4 5 原理图 如图 4 10 所示 东华理工大学毕业 设计 论文 第 4 章 程序仿 真 24 图 4 10 原理图连接 本设计没有外部链接 分频模块接入开发板内置时钟 66MHz 信号 输入模块接 4 4 行列式键盘 输出部分为六位 7 段数码管 小数点显示部分直接接入 1Hz 信号 作为时钟状态下秒的显示信号 东华理工大学毕业 设计 论文 结 论 25 结 论 本设计实现了设计任务要求的大部分功能 设计要求实现的时钟 键盘 闪烁 显示等功能都已完成 仿真结果也令我十分满意 虽然仿真结果中存在不少抖动现 象 但经过观察 抖动的时间很短 并且在各时钟的上升沿和下降沿时没有抖动 同 3 2 节键盘去抖原理 并且 LED 显示部分的仿真结果不存在抖动 如果将程 序写入 FPGA 开发板 将不存在由抖动带来的任何负面作用 但本设计不足的地方 还有很多 相对来说 这是一个简单的程序 可以改进的地方还有很多 如在键盘 中加入 等键实现简单计算器的功能 如加入百分秒寄存器实现秒表功能 设计要求的小数点功能也被我简化成为了一个 1Hz 的连接线 见图 4 5 这些升级 功能暂且不提 在仿真时我发现了一个比较不方便的负面作用 在按键时只考虑了 去抖 却没有考虑按键的延时 举例来说 若按下 键 键盘模块会立即响应 250Hz 并传递键值给主模块 主模块将会在 0 2 秒 5Hz 内响应这个信号并改 变 flag 的值 仿真在这里没有出现问题 但是 如果在下一个 0 2 秒内仍在继续按 着 键 主模块将会继续改变 flag 的值 也就是说 如果按下 一秒 flag 将 左移 5 次 而一般键盘却是按下再弹起时才会做出响应 或持续按下一段时间后才 会做出 连加 响应 解决办法 定义一个 4 位寄存器 寄存器的值在主程序接收到键值时改变 如 下所示 reg 3 0 key1 定义寄存器 always posedge clkss begin if key1 如果 key1 不为 0 begin if key 如果 key 为 0 即已经松开按键 case key1 判断 key1 的值 1 对应各值的处理方法 不再累赘 2 3 13 endcase end else 如果为 0 将检测 key 的值 如果 key 不为零 则将 key 的键位 1 13 赋值给 key1 不再赘述 东华理工大学毕业 设计 论文 结 论 26 关于小数点移动的功能实现 本设计实现了 FPGA 的 外设 功能 但是似乎却并不 通用 本设计中 小数点仅仅起到一个跟随秒闪烁的功能 EDA 技术的发展