电路测试ppt材料

电路测试电路测试pptppt材料材料 3 1 2传统的设计验证方法是模拟 可分为功能模拟和时间模拟 功能模拟用于检查原形设计操作的正确性 时间模拟用于检查原形 设计时间的正确性和确定关键路径 目前验证方法种类比较多 可简分为四类基于模拟的方法 静态方 法 形式验证方法 物理验证和分析方法 3 1 31 系统级设计中 系统行为按照设计规格建模 采用行为级Te stbench验证 行为级Testbench可用HDL C C 编制 也可用Vera或Specman Elite之类的Testbench语言编制 系统级验证完成后 采用库中的软硬件模块把系统映射成结构或编 写成部分设计过程 并进行软硬件划分 结构的功能和性能验证所采用的Testbench是系统行为模拟中所编制 的 行为级Testbench应转换为合适的格式 为硬件RTL代码模拟和软件 验证所用 2 RTL硬件验证中所采用的RTL代码和Testbench于系统级设计 Testbench转换为合适的格式以验证RTL代码 被验证的是设计功能 RTL验证包括格式检查 形式模型检查 逻辑模拟 基于事务的模拟 和代码覆盖率分析 3 软件模拟产生测试文件 采用软件原形 快速原形系统或软硬件 协同验证等完成 4硬件RTL综合后可生成门级网表 然后一是按参考设计的RTL代码进 行形式等效验证 一是按设计实现的门级网表进行形式等效验证 以保证RTL代码和门级网表的逻辑等效 时间验证也在设计的不同步骤中得以执行 5 物理验证包括DRC LVS 工艺的天线效应分析 包括串扰 IR下 降在内的SI检查 6 功能验证过程中生成的测试向量用于器件测试 方法是用ATPG工具或功能验证中创建的Testbench生成测试向量 如 果结果满意 可用于产品测试 3 2Testbench3 2 1Testbench Testbench是一套代码 包括施加给CUT的激励和CUT相应的理想响应 如图3 2 a 所示 如果一套Testbench还包含理想响应及其与实际响应的比较 则这样 的Testbench称为自检查Testbench 如图3 2 b 所示 自检查Testbench对检测 诊断设计错误非常有帮助 图3 2 Testbench格式主要有HDL 可编程语言接口 Programmab le LanguageInterface PLI 基于波形的 基于事务的和基于设计参 数的 3 2 2Testbench Specman Elite和Synopsys Vera都是硬件验证语言 根据这两种语言开发的Testbench简练 易 懂 验证效率高 Specman Elite根据设计参数自动生成测试激励 自动检查验证结果和给出覆 盖率分析 所产生的Testbench也易于复用 Synopsys Vera构成目标模型环境 自动生成测试激励 自动检查验证结果和 给出覆盖率分析 所产生的Testbench也易于复用 Legacy采用Verilog VHDL和C 格式创建的Testbench 可在Specma nElite和Synopsys Vera环境下使用 这三者都与软硬件协同设计有接口 Candance定位于对象库的工具包Verfication Cockpit 其中的工具TestBuilder也可开发C 格式的Testbench 3 5对于复杂的系统 最复杂的问题 如对芯片控制和通信问题 只 能通过应用仿真之类的验证技术才能发现 验证系统是为芯片设计提供一个与真实环境相同或相似的验证环境 典型仿真系统为仿真箱 硬件加速器或快速原形系统 其中一个功 能是把设计原形映射到阵列处理器或FPGA组成的硬件平台上 优点 是 1 尽可能早地构造芯片的硬件模型 2 尽可能早地在设计阶段就检查和修正错误 3 建立开发和诊断应用软件的平台 4 单个FPGA可处理几百万门的设计 多个FPGA构成的系统可处理 几千万门的复杂设计 5 实时性能好 6 重构容易 7 能够与电路中仿真器连接 8 内置的逻辑分析仪提供诊断功能 9 系统中的引脚 信号可容易引出来 便于监测 10 标准总线模型 如PCI和Ether等 目前业界常用的仿真系统 是基于阵列处理器或基于FPGA的 3 5 1基于阵列处理器的仿真系统由一系列高速处理器和高速存储器 构成 然后连接到主机 原形设计的RTL代码经编译后下载到系统 仿真速度取决于并行运行的处理器的数量 3 5 2FPGA1 典型的仿真系统结构如图3 10所示 主要由以下几部分 组成 1 设计输入 RTL代码或门级网表 2 Testbench 大多数仿真系统接受可综合的Testbench 需经综合后再由仿真系统 运行 一些系统可接受行为级Testbench 前者 可在正常的软件模拟器中运行 既可由主机施加给设计 也 可由逻辑分析仪之类设备施加 3 主机 主机用来编译 下载设计和控制 诊断仿真过程 简单的系统可与各种总线 接口与仿真系统连接 复杂的系统可通过 包含DSP SDRAM JTAG棒等模块的专用接口板与仿真系统连接 4 仿真系统 目前单块FPGA可容纳几百万门的设计 相应的开发板可直接与主机 目标系统和周边接口直接连接 方便地进行仿真 对于大的设计 需要多个FPGA模块下载设计 用户需对设计分块 对FPGA需构造局部总线以实现设计分块的连接和数据交流 需对整 个FPGA系统建立系统总线和接口 实现与目标系统 主机和周边接 口的数据交流 5 目标系统 系统输入电路和输出电路 一般包含数据转换接口 如DAC ADC和R F器件 6 分析 仿真系统中的主机或DSP之类处理器可产生和分析信号 另外可用带 源的和逻辑分析仪施加激励 获取响应 并进行相应的分析 7 诊断 仿真软件一般提供基本的诊断功能 一些仿真系统还提供硬件诊断 模块 另外还有嵌入式诊断器 2仿真系统建成后 可按如图3 11所示的流程进行仿真 基于FPGA仿真的缺点是不能对设计的时序和工艺性能进行很好的验 证 另外仿真系统只处理0和1状态 不能处理X和Z状态 影响电路 初始化 3 6ATPG3 6 1通过Synopsys的ATPG工具Tetramax的上机实验 理解A TPG流程和故障模拟流程 理解测试图形的生成和施加方式 3 6 2Tetramax1 Tetramax tmax shell2 BUILD read list home snps leiscEX lib TSMC tsmc18 v BUILD read listc6288 scan v3 ATPG BUILD run build model c62884 DRC BUILD run dr6288 spf BUILD run drcDRC set drc allow unstable set resets 设置DRC参数 完成DRC 其中c6288 sc an stil 由DFT工具或STIL命令创建DRC run dr6288 scan stil5 ATPG TEST add faults all TEST set atpg capture 6 ATPG TEST ATPG7 TEST write patternsc880g stil form stil表3 6故障模拟命令命令说明TEST set patternexternal c6288 test pattern v或TEST set patterninternal此命令用来设置用于模拟 故障模拟或测试生成的 预测图形源TSET run fault sim运行故障模拟TEST reset state此命令用来重新开始故障模拟 所采用的故障表仍然是当前故 障表 但会删除内部测试激励 除AU和UD故障外的故障会重置到初 始状态TEST run fault sim last pattern50指定测试图形数目TEST run fault sim fault sim rpt故障模拟结果输出1 c6288示意图2 c6288 行为级模型Verilog代码c6288behavior v3 c6288完整测试激励与理 想响应激励01010101010101011111111111111111LHLHLHLHLHLHLHLLH LHLHLHLHLHLHLHH理想响应10101010101010101111111111111111HLHL HLHLHLHLHLLHLHLHLHLHLHLHLHHL0101010101010101110111111111111 1LHLLHLHLHLHLHLHLLLLLHLHLHLHLHLHH10101010101010101101111111 111111HLLHLHLHLHLHLHLLLLLHLHLHLHLHLHHL110110110110110111111 11111111111HHLHHLHHLHHLHHLLLLHLLHLLHLLHLLHH0110110110110110 1111111111111111LHHLHHLHHLHHLHLHHLLHLLHLLHLLHLHL10110110110 110111111111111111111HLHHLHHLHHLHHLHLLHLLHLLHLLHLLHLH111111 11111111111101010101010101HHLHLHLHLHLHLHLLLLHLHLHLHLHLHLHH1 1111111111111110110101010101010LHHLHLHLHLHLHLLHHLLHLHLHLHLH