EDA课程设计报告交通灯控制系统

一 课程设计目的和要求一 课程设计目的和要求 目的 目的 掌握基于 FPGA 的复杂数字系统的设计和验证方法 提高学生复杂数字系统的设 计能力 要求 要求 使用实验箱为 W48 PK2SOPC 试验开发系统 核心器件为 Alatera 公司的 EP1C6Q240C8 芯片 开发软件为 Quartus4 0 本实验环节要求学生以 FPGA 器件为目标器件 设计典型的数字系统 如 A D D A 接口 电子密码锁 交通灯控制系统 数字表等复杂 硬件电路 完成设计综合 仿真和硬件测试 并写实验报告 二 设计方案二 设计方案 工作原理 工作原理 本次设计是针对十字路口 进行南北和东西直行情况下交通灯控制 设定东西方向为 主干道方向 根据交通灯的亮的规则 在初始状态下四个方向的都为红灯亮启 进入正常 工作状态后 当主干道上绿灯亮时 支干道上红灯亮 持续 40S 后 主干道和支干道上的 黄灯都亮启 持续 5S 后 主干道上红灯亮启 支干道上绿灯亮启持续 40S 之后主干道和 支干道上的黄灯都亮启 5s 一个循环完成 用 LED 灯显示倒计时 并且能实现总体清零功 能 计数器由初始状态开始计数 对应状态的显示灯亮 实现方法 实现方法 本次采用文本编辑法 即利用 Verilog HDL 语言描述交通控制器 通过状态机计数法 实现设计所要求的交通灯控制及时间显示 设计中用两组红黄绿 LED 模拟两个方向上的交 通灯 用 4 个 7 段数码管分别显示两个方向上的交通灯剩余时间 控制时钟由试验箱上频 率信号提供 状状态态0 00 0 状状态态1 11 1 状状态态1 10 0状状态态0 01 1 主主干干道道方方向向 支支干干道道方方向向 状状态态0 00 0 状状态态1 10 0 状状态态1 11 1 状状态态0 01 1红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿 红红 黄黄 绿绿0 00 01 1 1 10 00 0 0 01 10 0 0 01 10 0 0 00 01 1 0 01 10 0 1 10 00 0 0 01 10 0 图2 交通灯控制状态转化 说明 该状态图为交通灯在正常情况下的状态转化图 进入控制后 状态00时主干道 绿灯及支干道红灯亮起 进入状态01后两路黄灯亮起 状态11时主干道红灯及支干道绿灯 亮起 进入10状态两路黄灯亮起 结束一个循环 从00状态重新开始循环 三 特殊要求 需要实验室提供的仪器设备 元器件和材料 三 特殊要求 需要实验室提供的仪器设备 元器件和材料 eg PC 机 windows 系统 Quartus II 5 0 软件 基于 Cyclone 型 EP16Q240C8 的实 验箱 四 实验结果和数据处理四 实验结果和数据处理 KTLKTL 图如下 图如下 功能仿真截图如下 由图可以看出 功能仿真不包括各元器件的延时 都是脉冲一来就改变 时序仿真截图如下 由图可以看出 时序仿真包括了各元器件的延时 脉冲到来时不马上改变状态 使用硬件是要选对所使用的模块以及引脚 以下为本实验中所选用使用硬件是要选对所使用的模块以及引脚 以下为本实验中所选用 的模块以及输入输出所接上的引脚 的模块以及输入输出所接上的引脚 附图 2 11 实验电路结构图 NO 9 结构图上的信号名PIO0 7PIO8 15PIO16 23PIO24 31PIO32 39 对应芯片的引脚号233 2401 4 6 7 8 12 13 2021 41 128 132 136 137 141 158 160 引脚名称I O0 7I O8 15I O16 23I O24 31I O32 39 附表 2 10 结构图 NO 9 对应管脚图 五 实验心得 五 实验心得 1 Error Verilog HDL error at traffic11 v 3 variable num1 has mixed blocking and nonblocking Procedural Assignments must be all blocking or all nonblocking assignments 后来检查发现是 else num1 3 0 num1 3 0 1 这段语句要改为 else num1 3 0 num1 3 0 1 因为粗心大意少了一个 导致变成阻塞赋值 和前面的设置不统一 而在这里我们希望综 合成时序逻辑的电路结构 所以应该采用非阻塞赋值 2 Error 10028 Can t resolve multiple constant drivers for net 这个错误让我知道了在并 行语句中不能对同一信号进行赋值 因为这是可综合的要求 3 由两个仿真图 即功能仿真和时序仿真图学习到了这两者的不同 时序仿真图经过综合 后会对元器件的延时作出反应 4 时间设置不同数码管会显示 16 进制的 ABCDEF 出来 而我们这里的目的是让它显示 0 9 所以设置的范围只能是 0000 1001 附具体实现程序 附具体实现程序 module traffic11 en clk rst1 num1 num2 light1 light2 input en clk rst1 output 7 0 num1 num2 两个干道上的倒计时显示 output 2 0 light1 light2 light1 控制主干道的 3 个灯 light2 控制支干道的 3 个灯 reg tim1 tim2 reg 1 0 state1 state2 ste reg 2 0 light1 light2 两个干道上的 6 个灯亮的时间 reg 3 0 num reg 6 0 counter reg 7 0 num1 num2 reg 7 0 red1 green1 yellow1 red2 green2 yellow2 always en if en begin 设计计数初值 red1 8 b 红灯倒计时为 40s green1 8 b 绿灯倒计时为 40s yellow1 8 b 黄灯倒计时为 5s red2 8 b green2 8 b yellow2 8 b end always posedge clk begin if en begin 使能有效开始控制计数 if tim1 开始控制 begin 主干道交通灯点亮控制 tim1 1 case state1 2 b00 begin num1 green1 light1 3 b001 state1 2 b01 end 2 b01 begin num1 yellow1 light1 3 b010 state1 2 b11 end 2 b11 begin num1 red1 light1 3 b100 state1 2 b10 end 2 b10 begin num1 yellow1 light1 3 b010 state1 2 b00 end default light10 if num1 3 0 0 begin num1 3 0 4 b1001 num1 7 4 num1 7 4 1 end else num1 3 0 num1 3 0 1 if num1 1 tim1 0 end end else begin light1 3 b010 num1 2 b00 tim1 0 end end always posedge clk begin if en begin if tim2 begin tim2 1 case state1 2 b00 begin num2 red2 light2 3 b100 state2 2 b01 end 2 b01 begin num2 yellow2 light2 3 b010 state2 2 b11 end 2 b11 begin num2 green2 light2 3 b001 state2 2 b10 end 2 b10 begin num2 yellow2 light2 3 b010 state2 2 b00 end default lig