IC工艺_10_2-1.ppt

10 3集成电路中的隔离 双极集成电路中的隔离MOS集成电路中的隔离 2020 3 30 1 IC集成技术中的工艺模块 任何一种IC工艺集成技术都可以分解为三个基本组成部分 2020 3 30 2 在决定采用何种工艺时 必须要保证它们可以完成全部三个方面的任务 器件制作器件互连器件隔离 IC集成中的器件形成与互连 器件制作主要是制造晶体管所用到的加工工艺 如氧化层的生长 杂质的扩散 图形的转移 光刻和刻蚀 等 2020 3 30 3 器件互连是为了将半导体器件与外部有效地联系起来制作的连接 包括实现器件连接的金属连线以及在半导体和金属连线之间制作的接触 常用的接触 欧姆接触和肖特基接触 IC集成中的器件隔离 器件隔离IC制作过程中 如果两个晶体管或其他器件互相毗邻 它们会因短路而不工作 故必须开发出某种隔离工艺模块 使每个器件的工作都独立于其他器件状态的能力 2020 3 30 4 要把晶体管和其他器件合并起来形成电路必需要器件隔离技术和低电阻率的器件互连技术 它们是IC集成技术的两个最基本功能 2020 3 30 5 衡量隔离工艺的指标有密度 工艺复杂度 成品率 平坦化程度和寄生效应 这些指标间存在着折衷 没有一种隔离工艺对所有电路都适合 IC集成中的器件隔离技术 PN结隔离氧化物隔离局部氧化 LOCOS 隔离浅槽沟道隔离 STI 硅片绝缘体隔离 SOI 双极IC中的器件隔离 双极集成电路的基本制造工艺可大致分为两类 2020 3 30 6 PN结隔离的双极晶体管 2020 3 30 7 标准埋层集电极 SBC StandardBuriedCollector 双极晶体管 集电极扩散隔离 CDI CollectorDiffusedIsolation 双极晶体管 三重扩散双极晶体管 3D TripleDiffusedTransistor 其中最常用的是标准埋层双极晶体管工艺 而结隔离是其重要组成部分 传统的平面双极集成电路工艺主要采用反偏的PN结隔离 主要有三种晶体管结构 双极晶体管包括NPN管和PNP管 而集成双极晶体管是以NPN管为主 SBC结构vs CDI结构vs 3D结构 2020 3 30 8 20世纪70年代中期前 pn结隔离SBC结构一直是双极数字电路和模拟电路的主流工艺 这是因为与CDI结构和3D结构相比 在工艺上有更多的调整自由度 因而可获得满足多种要求的良好器件性能 SBC结构晶体管的击穿电压比CDI结构的高 是因为其集电区是n型外延层 比CDI结构的集电区电阻率高 而SBC结构晶体管的集电极串联电阻比3D结构的低 是因为其集电极下并联有高浓度的埋层 而3D结构没有 2020 3 30 9 四层三结结构的双极晶体管 双极IC中的元件结构 SBC 2020 3 30 双极集成电路典型工艺的集成 1 10 较低的掺杂浓度 可减小集电区 衬底结的结电容 并提高结的击穿电压 轻掺杂P型硅衬底 一般衬底材料的电阻率选为10 Cm左右 掺杂浓度一般在的数量级 当前工艺选方向 主要考虑 100 面上的缺陷少界面态密度低 2020 3 30 衬底材料选择的考虑 11 衬底材料的选择 衬底材料的类型 电阻率和晶向 衬底材料电阻率的选择 一方面希望减小隔离结电容Cs1 这要求衬底的电阻率要高 另一方面 要求阻止外延层N epi向衬底推进 而掺杂浓度过低会在后续工艺中使埋层下推过多 2020 3 30 双极集成电路典型工艺的集成 2 外延层 在带有埋层的硅片上外延生长一层轻掺杂的N型硅 将其作为晶体管的集电区 整个晶体管便是制作在该外延层之上的 生长外延层时要考虑的主要参数是外延层的电阻率和外延层的厚度 12 埋层 第一次光刻 在P型衬底上注入As进行N型扩散 之后在晶圆表面淀积一层N型外延层 则把N型扩散区域 埋 在外延层下 将其称为双极晶体管的埋层 集电极引线从表面引出 如没有埋层 从集电极到发射极的电流必须从高阻的外延层流过 这相当于在体内引入了一个大的串联电阻 导致饱和压降增大 2020 3 30 13 SBC结构中埋层的作用 埋层作用 1 相当于在外延层下并联一个阻值小的电阻 大大降低了晶体管集电区串联电阻 2 相当于加宽了寄生管的基区宽度 可以减小寄生pnp晶体管的影响 2020 3 30 双极集成电路典型工艺的集成 3 14 隔离区 在外延层上隔离 隔离光刻 刻蚀 p 隔离扩散 形成p 区 隔离墙 目的是利用反向pn结的大电阻特性实现集成电路中各元器件间电隔离的方法 2020 3 30 PN结隔离的实现 P 隔离扩散 15 形成穿透外延层的P 隔离墙 将外延层分割成若干彼此独立的N型隔离 岛 岛之间隔着 隔离墙 墙两侧形成两个背靠背的pn结 电路中相互需要隔离的晶体管和电阻等元件分别做在不同的隔离岛上 以实现各元件间的电隔离 2020 3 30 PN结隔离 16 把P型隔离墙接电路中最低电位 接地 N型隔离岛接高电压 使两个结都反偏 从而使每个元器件间相互绝缘的隔离效果最佳 这种设计称为 结隔离 PN结隔离vs 深槽隔离 2020 3 30 17 PN结隔离 技术简单并实现了平面隔离 故成品率高 缺点是面积大 密度不高 寄生电容大 不适合于高速 高集成度的IC 仍用于一些低成本 低密度的场合 先进的双极集成工艺采用深槽隔离 DTI 技术 在器件之间刻蚀出深度大于3um的沟槽 用氧化硅或多晶硅回填并用CMP平坦化 特点 大大减少了器件面积和结的寄生电容 显著提高双极IC的集成度和速度 但工艺复杂 成本较高 2020 3 30 双极集成电路典型工艺的集成 4 18 集电区深接触 deepcollectorcontactor 在隔离扩散后常常还要增加集电极深接触工艺 或plug sinker 即使集电极欧姆接触为重掺杂的n型接触 且穿透外延层和埋层相连 作用 进一步降低了晶体管集电极串联电阻和数字电路的输出低电平 2020 3 30 SBC结构集电极深接触的实现 19 要形成深接触的高浓度集电区 一般用磷进行掺杂 这是因为磷的扩散系数较大 高浓度的深掺杂使集电极欧姆接触穿透外延层和埋层相连 所以又称这项工艺为 磷穿透 2020 3 30 双极集成电路典型工艺的集成 5 20 基区 第三次光刻 注硼 退火形成基区 基区的形成是双极工艺中非常重要的一步 其宽度和杂质分布直接影响着器件的电流增益 截止频率等特性 因此注硼的能量和剂量需要加以特别控制 即要很好地控制基区扩散的结深和方块电阻 2020 3 30 SBC双极IC基区的设计考虑 21 一般为了提高电流放大倍数 基区宽度要小 且掺杂浓度要比发射区的低 但基区的掺杂浓度又不能太低 一是在较高的电压下 集电结空间电荷区和发射结空间电荷区相连会造成穿通现象 另外还会加大基区电阻及减少晶体管的交流输出阻抗 如果基区的表面浓度低于5e10cm 还会影响金属引线和基区的欧姆接触 故基区掺杂浓度的确定要综合考虑上述因素 2020 3 30 22 为提高放大倍数和减小基区渡越时间 影响晶体管特征频率的重要因素 要求基区宽度愈小愈好 但小到一定限度时 则要求提高基区的浓度防止基区穿通 2020 3 30 双极集成电路典型工艺的集成 6 23 发射区 第四次光刻 刻蚀出发射区 注砷并退火形成发射区 要考虑两个方面 一是为得到较大的 和较小的发射极串联电阻 发射区浓度控制应该选高 二是发射结结深的控制直接影响晶体管的基区宽度 因此要求发射结的浅结工艺以保证基区宽度的可控性和重复性 一般pn结隔离的模拟电路的基区宽度在0 5um的数量级 发射结结深要控制在2 5um左右 数字电路的基区宽度在0 3um的数量级 发射结结深控制在0 7um左右 2020 3 30 双极集成电路典型工艺的集成 7 24 金属接触和互连 第五次光刻 刻蚀出接触孔 用以实现电极的引出 第六次光刻 形成金属互连 钝化层开孔 第七次光刻 刻蚀出钝化窗口 工艺流程 衬底准备 P型 光刻n 埋层区 氧化 n 埋层区注入 清洁表面 2020 3 30 25 工艺流程 续1 2020 3 30 26 生长n 外延 隔离氧化 光刻p 隔离区 p 隔离注入 p 隔离推进 工艺流程 续2 2020 3 30 27 光刻硼扩散区 硼扩散 氧化 工艺流程 续3 2020 3 30 28 光刻磷扩散区 磷扩散 氧化 工艺流程 续4 2020 3 30 29 光刻引线孔 清洁表面 工艺流程 续5 2020 3 30 30 蒸镀金属 反刻金属 工艺流程 续6 2020 3 30 31 钝化 光刻钝化窗口 后工序 埋层区 隔离墙 硼扩区 磷扩区 引线孔 金属连线 钝化窗口 光刻掩膜版汇总 2020 3 30 32 2020 3 30 33 MOSIC中的器件隔离 自隔离局部氧化 LOCOS 隔离浅槽沟道隔离 STI CMOSIC MOS器件的自隔离 1 MOSFET的源 漏是由同种导电类型的半导体材料构成的 且和衬底材料的导电类型不同 故由于MOS晶体管之间不共享电器件 所以器件本身就是被pn结隔离 又称自隔离 Self isolated 2020 3 30 34 因此只要维持源 衬底和漏 衬底pn结的反偏 MOSFET就能维持自隔离 MOS器件的自隔离 2 而相邻的晶体管间只要不存在导电沟道 则MOS晶体管之间便不会产生显著电流 故 2020 3 30 35 MOSIC中的晶体管之间不需要做pn结隔离 因而可大大提高集成度 MOSIC中器件隔离的作用 1 但器件会存在漏电流 特别是当器件尺寸变小时 所以有必要进行隔离来阻止漏电流 2020 3 30 36 更重要的是 当金属连线覆盖两MOS管之间的场氧区 FOX 时 会形成寄生的场效应晶体管 只要导线上的电压足够高 就会使衬底上的硅形成反型层 使相邻的两个器件短路 MOSIC中器件隔离的作用 2 MOSIC中的隔离主要是防止形成寄生的导电沟道 即防止寄生场效应晶体管开启 2020 3 30 37 增加场区氧化层的厚度 增大场区氧化层下沟道的掺杂浓度 沟道阻断注入 MOSIC中同时使用两种方法进行器件隔离 场氧化层厚度为栅氧化层厚度 10倍 同时用离子注入方法提高场氧化层下硅表面区的杂质浓度 提高寄生场效应管的阈值电压 IC的工作电压 制备厚氧化层的最直接方法 制作厚氧化层最直接的方法是在制作器件之前生长一层厚氧化层 然后在氧化层中刻蚀出一个个窗口 并在这些窗口中制作器件 2020 3 30 38 材料表面上会产生高的台阶 氧化过程中可能会产生增强扩散 使后续的淀积工艺台阶覆盖差 且影响光刻的质量 尤其是小尺寸图形时 用来提高寄生阈值电压的保护环的注入通常必须在氧化前进行 则在氧化过程中产生的点缺陷可能会增强氧化过程中的扩散 从而将大大降低IC的密度 硅的局部氧化 隔离 技术LOCOS LOCalOxidationofSilicon 2020 3 30 39 LOCOS从根本上说是PN结隔离技术的副产物 同时解决了器件隔离和寄生器件形成两个问题 是亚微米以前的硅IC制造的标准工艺 是采用选择氧化方法来制备厚的场氧化层 且工艺上形成厚的场氧化层和高浓度的杂质注入利用同一次光刻完成的一种器件隔离技术 标准LOCOS工艺主要步骤 2020 3 30 40 生长一层薄氧化层 padoxide垫氧 作用 LPCVD 淀积氮化硅 nitride 作用 PadOxide Mask1 光刻 刻蚀形成nitride图形 去胶 离子注入 场注 boron 作用 湿法氧化技术形成局部氧化层 LOCOS 去除氮化硅和二氧化硅衬垫 2020 3 30 41 LOCOS的主要作用 减缓表面台阶 是采用选择氧化方法来制备厚的场氧化层 形成的厚氧化层是半埋入方式 部分凹入 的 可减小在材料表面上形成的台阶高度 提高场区阈值电压 减小表面漏电流 2020 3 30 42 LOCOS的掩膜 局部氧化技术 1 4 2Localoxidationofsilicon LOCOS ThephotoresistmaskisremovedTheSiO2 SiNlayerswillnowactasamasksThethickfieldoxideisthengrownby exposingthesurfaceofthewafertoaflowofoxygen richgasTheoxidegrowsinboththeverticalandlateraldirectionsThisresultsinaactiveareasmallerthanpatterned 2020 3 30 43 局部氧化技术 2 Siliconoxidationisobtainedby Heatingthewaferinaoxidizingatmosphere Wetoxidation watervapor T 900to1000 C rapidprocess Dryoxidation Pureoxygen T 1200 C hightemperaturerequiredtoachieveanacceptablegrowthrate OxidationconsumessiliconSiO2hasapproximatelytwicethevolumeofsiliconTheFOXisrecedesbelowthesiliconsurfaceby0 46XFOX 2020 3 30 44 LOCOS存在的主要问题 1 在氮化硅边缘形成 鸟嘴 Bird sbeak 2020 3 30 45 LOCOS工艺在硅表面上形成一个特有的凸起 其后面是逐渐变薄的伸入到有源区内的氧化层 称为 鸟嘴 这种凸起在凹入结构中特别明显 鸟嘴 形成的原因及影响 2020 3 30 46 形成原因 氧化剂的横向扩散 氧化生长发生在氮化硅下面 后果 减小了器件的有效宽度 即减小了器件的驱动电流 降低集成度 Wastesurfacearea 对后序工艺中的平坦化不利 LOCOS存在的主要问题 2 产生白带效应 KooiSi3N4 2020 3 30 47 氮化硅与高温的湿氧气氛反应形成NH3 其扩散到硅 氮化硅界面并在那里分解 形成一层热生长的氮氧化物 在硅片表面看起来像是一条绕在有源区边缘的白带 从而导致白带的形成 后果 导致有源区内后续生长的热氧化层 栅氧 的击穿电压下降 LOCOS主要问题的解决措施 1 采用其他材料替代热氧化硅做缓冲层 PBL 2020 3 30 48 一种热氧化硅与多晶硅的三明治结构可非常有效地减小 鸟嘴 长度 不到LOCOS的一半 但仍存在 白带效应 PolyBufferedLOCOS PBL CrabEyes 有利于集成度的提高 减少Si3N4对硅衬底的应力 2020 3 30 49 LOCOS主要问题的解决措施 2020 3 30 50 可以制作出几乎无 鸟嘴 的 十分平坦的厚场氧化层 但仍存在横向扩散 且增加了较大的工艺复杂性 故没有得到广泛的应用 该方法中缓冲氧化硅层和氮化硅层的制备和普通的LOCOS工艺相同 侧墙掩蔽隔离技术 SWAMI 但在形成氮化硅 氧化硅图形后 还要继续将硅刻蚀到一定深度 约为预期生长的场氧厚度的一半 侧墙掩蔽隔离技术 SWAMI 2020 3 30 51 先用刻蚀技术 常用各向异性的KOH湿法腐蚀 在衬底上形成60 左右的斜坡 利用其边缘作用降低场氧化过程中的应力 再淀积第二层缓冲氧化层和氮化硅并进行各向异性刻蚀 在衬底硅的斜坡上留下一个缓冲氧化层和氮化硅的侧墙 把有源区有效地封闭起来 再进行场氧 最后去掉氮化硅和缓冲氧化层 2020 3 30 52 新技术的出现 20世纪80年代发现 无论是哪种LOCOS技术 都不适合于晶体管密度远超过的集成电路 也就是说 由于器件特征尺寸的缩小 限制隔离距离的最终因素不再是表面反型或简单的穿通现象 而是一种称为漏感应势垒降低的穿通效应 即最小隔离距离的值是由一个结边缘到另一个结边缘的距离 是刻蚀掉部分衬底形成沟槽 槽刻蚀 再在其中回填上介电质 回填 作为相邻器件之间的绝缘体的一种器件隔离方法 又分为 浅槽隔离和深槽隔离 2020 3 30 53 在这种结构中 元器件之间用刻蚀的浅沟槽隔开 再在浅沟槽中填入介电质 在侧壁氧化和填入介电质后 用CMP方法使晶圆表面平坦化 LOCOS主要问题的解决措施 浅槽沟道隔离 STI 技术 2020 3 30 54 浅槽沟道隔离 STI 工艺 HDPCVDOxide CMPOxide StoponNitride DepositNitride Oxide EtchNitride OxideandSilicon StripPhotoresist 2020 3 30 55 STIvs LOCOS LOCOS Simpler cheaper andproductionproven usedinICfabricationuntilfeature 0 35mm STI Nobird sbeak Smoothersurface butMoreprocesssteps StandardisolationtechnologyusedinICfabricationuntilfeature 0 25mm ShallowTrenchIsolation 1 Isolation Parasitic unwanted FET sexistbetweenunrelatedtransistors FieldOxideFET s SourceanddrainsareexistingsourceanddrainsofwanteddevicesGatesaremetalandpolysiliconinterconnectsThethresholdvoltageofFOXFET sarehigherthanfornormalFET s 2020 3 30 56 10 4CMOSIC的工艺集成 CMOS工艺中的基本模块双阱CMOSIC工艺的主要流程和基本掩模 2020 3 30 57 CMOS工艺中的基本模块 2020 3 30 58 阱注入和场注入技术硅栅工艺自对准技术轻掺杂漏注入 LDD CMOSIC中的阱 CMOSIC中必须在同一晶圆上制作NMOS和PMOS器件 故必须在衬底上制作掺杂类型与硅衬底原掺杂类型相反的掺杂区域 反型掺杂 这些在硅衬底上形成的 掺杂类型或掺杂浓度与硅衬底不同的局部掺杂区域称为阱 well 包括 n阱 p阱和双阱 dual twin well 2020 3 30 59 对亚微米技术而言 最普遍采用的是双阱工艺 即N型和P型两种阱同在一个轻掺杂的衬底中形成 在器件尺寸非常小的情况下 NMOS和PMOS之间性能差别减小 双阱工艺 虽然增加了工艺的复杂性 但能对每一种器件独立地设定掺杂分布 从而使两类器件性能都得到优化 2020 3 30 60 双阱中的每个阱都至少包括三到五个步来完成制作 往往是在同一次光刻中完成 TwinWell 2020 3 30 61 Twomasksteps Flatsurface CommonusedinadvancedCMOSICHighenergy lowcurrentimplantersFurnacesannealinganddriving in 阱注入技术 阱注入决定了晶体管的阈值工作电压 同时可以减轻CMOS电路的一些常见问题如闩锁效应等 2020 3 30 62 阱中器件沟道的掺杂浓度高于直接制作在衬底上的 体效应随掺杂浓度的增加而增加 如 沟道迁移率和输出电导下降 结电容增加等 阱内的器件速度固有地比衬底中的同样器件速度慢 典型的阱掺杂浓度比衬底高几个数量级 所以衬底浓度的任何不确定性将不影响阱的浓度 阱注入技术 倒掺杂技术 2020 3 30 63 先采用高能量 大剂量的注入 深入外延层大概1um左右 随后再在相同区域进行注入能量 结深及掺杂剂量都大幅度减小的阱注入 目标 优化晶体管的电学参数 该技术由于采用高能离子注入将杂质直接注入到所需深度 从而避免了杂质的严重横向扩散 而且由于表面处的杂质浓度较低 常称为反向阱 除了提高集成度外 还有助于减少CMOS结构中寄生双极晶体管效应 从而减少闩锁效应的发生 场注入 沟道阻止注入 技术 为了制造实用的MOS管 在N阱CMOS工艺中一直谨慎的减小阈值电压 LOCOS可使用厚的场氧来提高场区的阈值电压 避免在场氧下形成反型层 寄生沟道 同时在场区下面选择性注入一些杂质来提高厚场区的阈值电压 P区接受P型的场区注入 N区接受N型的场区注入 场区注入通常是在氧化之前进行 2020 3 30 64 2020 3 30 65 场注入的作用 所有场氧生长的地方都需要进行场注入 场区注入时可以确保场氧在较大电压偏置下不会形成反型层 即形成寄生沟道 重掺杂下的反偏PN结的反向漏电流很小 确保两个MOSFET之间不会导通 栅氧和阈值电压调整 未经调整的PMOS管的阈值电压在 1 5V到 1 9V之间 NMOS可能在 0 2V到0 2V之间 所以在栅氧 厚度在0 01um 0 03um 生长后 一般在栅氧区注入硼来进行阈值电压调整 2020 3 30 66 工艺上一般同时对NMOS和PMOS进行阈值电压调整 将NMOS阈值电压调整到0 7 0 8V PMOS调整到0 8V 0 9V 阈值电压调整可以降低阱的掺杂浓度 2020 3 30 67 EarlySTI ChannelStopImplantation Boron OxideEtchBack StoponNitride StripNitride OxideEtchBack OxideAnnealing 2020 3 30 68 AdvancedSTI 1 Noneedforchannelstopionimplantationtoraisethefieldthresholdvoltage PadOxidationandLPCVDNitride STIMask 2020 3 30 69 AdvancedSTI 2 EtchNitride Oxide andSilicon StripPhotoresist HDPCVDOxide CMPOxide StoponNitride NitrideStrip TransistorMaking MetalGate 1 Formsource drainfirst DiffusiondopingwithsilicondioxidemaskAligngateswithsource drain thengateareawasetchedandgateoxideisgrownThethirdmaskdefinethecontactholes Thefourthmaskformmetalgatesandinterconnections Lastmaskdefinedthebondingpad 2020 3 30 70 TransistorMakingMetalGate 2 2020 3 30 FieldOxidation andPhotoresistCoating PhotolithographyandOxideEtch 71 Source drainDopingandGateOxidation Contact Metallization andPassivation 硅栅工艺 多晶硅 原是绝缘体 通过重掺杂扩散增加载流子将其变为导体 电极和电极引线 上世纪70年代 出现硅栅工艺 也叫自对准工艺 2020 3 30 72 掺杂后的多晶硅材料与n型衬底和p型衬底的功函数不对称 NMOS和PMOS难以获得数值上相等的阈值电压 理想的方法 双掺杂多晶硅栅工艺 在同一芯片上分别使用n 和p 多晶硅栅作电极 即NMOS用n 硅栅 PMOS用p 硅栅 NMOS和PMOS在阈值电压 沟道长度禾沟道掺杂等多方面对称 自对准技术 2020 3 30 73 是一种在晶圆片上用单个掩膜形成不同区域的的多层结构的技术 是一种可将两次MASK步骤合为一次 让多个不同区域一次成形的工艺技术 被称为自对准技术 有源区是制作MOS晶体管的区域 硅栅工艺是先做栅极再做源 漏区 硅栅工艺和铝栅工艺的根本区别 先做好硅栅再做源漏区掺杂 栅极下方受硅栅保护不会被掺杂 故 在硅栅两侧自然形成高掺杂的源 漏区 实现了源 栅 漏的自对准 硅栅自对准工艺 2020 3 30 74 先利用光刻胶保护刻出栅极 再以多晶硅为掩膜 刻出S D区域 此时多晶硅还是绝缘体或非良导体 再经过掺杂 杂质不仅进入硅中形成了S和D 还进入多晶硅使它成为导电的栅极和栅极引线 在硅栅工艺中 S D G是一次掩膜步骤形成的 Self alignedGate Introductionofionimplantation 75 NMOSinsteadofPMOS Polysiliconreplacedaluminumforgate 2020 3 30 Alalloycan tsustainthehightemperaturepost implantationanneal 硅栅自对准工艺的优点 自对准的 它无需重叠设计 简化了工艺 减小了电容 提高了器件和电路速度 2020 3 30 76 无需重叠设计 消除了多次掩模所引起的对准误差 提高了套准精度 即减小了晶体管尺寸 增加了集成度 增加了电路的可靠性 当前IC工艺的一种常用的工艺方法 自对准技术及其作用 作用 消除了用多次掩模所引起的对准误差 使MOS管的沟道尺寸更精确 寄生电容更小 在电路尺寸缩小时 这种方法用得越来越多 是一种在晶圆片上用单个掩模形成不同区域的的多层结构的技术 是一种可将两次MASK步骤合为一次 让多个不同区域一次成形的工艺技术 被称为自对准技术 2020 3 30 77 MOS工艺中的自对准结构 1 典型应用 在硅栅工艺中 利用多晶硅栅的掩蔽作用自对准地进行源漏区的杂质注入 并同时完成多晶硅栅的杂质注入 是将两次掩膜步骤合为一次 让D S和G三个区域一次成形的一种自对准技术 源漏的自对准注入 2020 3 30 78 自对准源漏工艺 2020 3 30 79 上图中形成了图形的多晶硅条用作离子注入工序中的掩模 挡住杂质离子向栅极下结构 氧化层和半导体 的注入 同时使离子对半导体的注入正好发生在它的两侧 从而实现了自对准 而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体 可见多晶硅的应用实现 一箭三雕 之功效 自对准源漏工艺步骤 在有源区上覆盖一层薄氧化层 其他区域上覆盖厚氧 场氧 淀积多晶硅 用多晶硅栅掩膜板刻蚀多晶硅 以多晶硅栅图形为掩膜板 刻蚀去掉有源区上的氧化膜 源 漏区离子注入 2020 3 30 80 81 2020 3 30 MOS工艺中的自对准结构 2 金属硅化物作为接触材料特点 类金属 低电阻率 0 01 多晶硅 高温稳定性好 抗电迁移能力强 与硅工艺兼容性好 常用接触和扩散阻挡 淀积 溅射LPCVD PECVD 退火 形成合适金属化合物形成稳定接触界面降低电阻率 82 在IC工艺中 形成良好的欧姆接触以减少串联电阻也是CMOS集成中关键的一环 目前常用硅化物 silicide 形成良好的接触 即硅与难熔金属形成的化合物 具有金 自对准硅化物 Salicidation MOS工艺中的自对准结构 3 属性质 大大降低了多晶硅栅极和源漏区的方块电阻值 氧化物侧墙可以起到使栅极硅化物与源 漏区硅化物断开的作用 2020 3 30 83 在自对准硅化物工艺 self alignedsili cidation 中 MOSFET的整个源 漏区和多晶硅栅上全部都形成低电阻率的金属硅化物薄膜 自对准硅化物 Salicidation 且这些硅化物薄膜是用自对准的方法形成的 无需额外的掩膜和光刻 TiSi2andCoSi2 LowerresistivitythanWSi2 TiSi2whengatesize 0 2mm CoSi2whengatesize 0 2mm 2020 3 30 84 CobaltSelf alignedSilicideProcess GateOxide 钴 Metal TiorCo PVD Thermalannealtoformsilicide Stripunreactedmetal 2020 3 30 85 去除未反应的金属后 多晶硅栅 源漏区等露出硅层的区域完全