抢答器(-Verilog-HDL实现)

桂林电子科技大学信息科技学院 EDA EDA 技术与应用技术与应用 实训报告实训报告 学学 号号 0952100110 姓姓 名名 赵万里赵万里 指导教师 江国强指导教师 江国强 杨艺敏杨艺敏 2011 年年 04 月月 20 日日 实训题目 智能电子抢答器 1 1 系统设计系统设计 1 11 1 设计要求设计要求 1 1 11 1 1 设计任务设计任务 设计并制作一台智能电子抢答器 1 1 21 1 2 技术要求技术要求 用 EDA 实训仪的 I O 设备和 PLD 芯片实现智能电子抢答器的设计 智能电子抢答器可容纳 4 组参赛者抢答 每组设一个抢答钮 电路具有第一抢答信号的鉴别和锁存功能 在主持人将复位按钮 按下后开始抢答 并用 EDA 实训仪上的八段数码管显示抢答者的序 号 同时扬声器发出 嘟嘟 的响声 并维持 3 秒钟 此时电路自 锁 不再接受其他选手的抢答信号 设计一个计分电路 每组在开始时设置为 100 分 抢答后由主持 人计分 答对一次加 10 分 答错一次减 10 分 设计一个犯规电路 对提前抢答和超时抢答者鸣喇叭示警 并显 示犯规的组别序号 1 21 2 方案比较方案比较 1 设计制作一个可容纳四组参赛者的数字智力抢答器 每组设置 一个抢答按钮 2 电路具有第一抢答信号的鉴别和锁存功能 在主持人按下复位 按钮后 若参加者按抢答开关 则该组指示灯亮 此时 电路应具 备自锁功能 使别组的抢答开关不起作用 3 自锁后 用八段数码管显示抢答者的序号 同时指示灯亮 4 设置计分电路 每组在开始时预置成 100 抢答后由主持人 计分 答对一次加 10 否则减 10 分 5 电路具有淘汰功能 当每组的 100 分减少到 0 时 该组被淘汰 以后每次抢答 该组抢答按钮都无效 1 31 3 方案论证方案论证 1 3 11 3 1 总体思路总体思路 总体分为四部分 倒计时模块 计分模块 抢答模块和分屏显示模 块 倒计时模块用一个 20000000 分频 产生一个进位 连接一个 30 的减法计数器构成 计分模块中分为两部分 一部分用于计分 另一部分用于处理计 数器的进制问题 当加到 A 时自动向前进位 并且把 A 变为 0 当 减少到 F 时 向前借位 并且把 F 变为 9 这就实现了把十六进制 变成一般用的十进制 抢答模块分两部分 复位模块和抢答模块 每次抢答都要初始化 按键 抢答模块又分为误抢 无人抢答和正确抢答 每次抢答 当 有一组按下抢答 立即锁定 亮相应的分数和组号 并且亮起各种 抢答所对应的灯信号 即所要求的蜂鸣器 分屏显示模块中用每次抢答的组号作为输入 当抢答后立即换屏 显示其组号分数 1 3 21 3 2 设计方案设计方案 1 根据设计要求需要一个时钟的接入端 clk 清除端 clrn 使倒 计时复位 count 进位端当倒计时到 0 时进位 进位端返回到 j 使 倒计时停止 当佣人抢答时 输入一个低电平 在取反输入到 i 使倒计时停止 图 图 1 1 2 电路的计分模块 d 位组号的输入端 是 s1 位计数按键 p 位 加减的控制端 高电平是 s1 位加分 低电平 s1 位减分 t1 t2 t3 t4 位各组的分数输出端 cnn1 cnn2 cnn3 cnn4 分 别为第一组 第二组 第三组 第四组的减分进位端 当分数减少 到 0 的时候 产生进位 使该组不能再次抢答 使其淘汰 图 2 3 抢答模块 clk 位时钟的输入端 再程序的开始捕捉时钟的上 升沿 qd 是抢答初始化 每次抢答开始首先初始化 使抢答就位 准备开始抢答 qd1 qd2 qd3 qd4 为四组的抢答按键 每次有一 组抢答后程序立即锁定 使别的组不能再抢答 K 为抢答开的的控 制键 k 高电平时开始抢答 低电平时抢答即为误抢 cnn1 cnn2 cnn3 cnn4 位减数进位端 sig sig1 sig2 为各种 抢的标志的输出 即亮灯 蜂鸣器 d 位抢答者的组号输出端 图 3 4 分屏显示模块 mux 1 d t1 t2 t3 t4 分别为组号和各组 分数的输入端 w 换屏信号的输入端 qs 位输出 图 4 5 全局电路 2 各个模块程序的设计 各个模块程序的设计 1 倒计时模块 20000000 分频产生进位 输入到计数器模块 完成 30 秒计数 2 计分模块 用一个按键和一个拨动开关 拨动开关高点平时按 键每按一次加十分 低电平时每按一次减十分 3 抢答模块 A 一个复位键 四个抢答键 当按下复位键后 如果有选手抢 答 则电路立即锁定 使其他组不能再次抢答 B 在没有开始抢答之前 如果用人抢答即为误抢 显示其组号 分数 C 30 秒倒计时开始 抢答者都不抢答 则表示无人抢答 亮起 相应的灯 4 分屏显示模块 此模块完全由输入的组号控制 3 制作与调试过程 制作与调试过程 1 30 秒倒计时的调试 管脚锁定 clk 使每秒产生一个进位 送 到减数器模块 2 计分模块 锁定两组的管脚 进行操作 组号的输入用拨动开 关控制 3 抢答模块 锁定相应的管脚 进行抢答 误抢和无人抢答操作 测试是否能够锁定 以及亮灯 显示正确的组号分数 4 结论 结论 本次实训为期三周 确定下题目后 首先就是方案的确定 经过 老师的辅导 同学的帮助 翻阅相关资料 综合各方面的考虑 了 解 EP1C3T144C8 芯片的构造 需要查看大量的英文资料 我并没有 气馁 一个管脚一个管脚的对比 终于弄清楚了实现功能的大体思 路 然后就是再次学习 Verilog HDL 语言 虽然以前学过 但是差 不多都忘了 用了几天时间熟悉了 Verilog HDL 源程序的编写 最 后是硬件的调试 这是个漫长的过程 EP1C3T144C8 芯片的接口也 非常的繁杂 最后我坚持了下来 5 实训心得体会 实训心得体会 通过这次实训 我对 Verilog HDL 有了深入的认识 同时也对 EDA 产生了更加浓厚的兴趣 本次实训 也检验了自己的能力 加强了 逻辑思维的能力 不过我也发现了自身存在的一些问题 比如在 quartus 软件的应用上还有很多不成熟不理解的地方 但是相信在 以后的学习生活中我可以很好的与予改正 取得更好的成绩 也希 望日后老师能不厌其烦的指导我 给予我更大的支持 6 参考文献 参考文献 1 江国强 EDA 技术与应用 第三版 电子工业出版社 2010 2 谭会生 张昌凡 EDA 技术及应用 第二版 西安电子科技大学出 版社 2009 附录附录 仿真波形图 部分模块 仿真波形图 部分模块 图 图 1 30 秒秒倒计时 程序清单程序清单 1 倒计时模块 倒计时模块 A 20000000 分频程序分频程序 module cnt60 clk cout i j m input clk i j m reg 24 0 q output reg cout always posedge clk else q 0 if q 20000000 1 cout 1 else cout 0 end endmodule B 30 秒倒计时程序秒倒计时程序 module cntdj clrn clk q count input clk clrn output reg 7 0 q output reg count always posedge clk or negedge clrn if clrn begin q h30 count h0 end else begin if q 0 q h30 else q q 1 if q 3 0 hf begin q 3 0 9 end if q h0 count 1 else count 0 end endmodule 2 计分模块程序 计分模块程序 module jiajianjishu t1 t2 t3 t4 s1 d count cnn1 cnn2 cnn3 cnn4 p input s1 p input 3 0 d output reg count cnn1 cnn2 cnn3 cnn4 output reg 11 0 t1 t2 t3 t4 initial begin t1 h100 t2 h100 t3 h100 t4 h100 end always posedge s1 begin if p begin if d h1 begin t1 t1 h10 if t1 7 4 ha begin t1 7 4 0 t1 11 8 t1 11 8 1 end else if t1 h1000 count 1 else count 0 end else if d h2 begin t2 t2 h10 if t2 7 4 ha begin t2 7 4 0 t2 11 8 t2 11 8 1 end else if t2 h1000 count 1 else count 0 end else if d h3 begin t3 t3 h10 if t3 7 4 ha begin t3 7 4 0 t3 11 8 t3 11 8 1 end else if t3 h1000 count 1 else count 0 end else if d h4 begin t4 t4 h10 if t4 7 4 ha begin t4 7 4 0 t4 11 8 t4 11 8 1 end else if t4 h1000 count 1 else count 0 end else begin t1 h100 t2 h100 t3 h100 t4 h100 end end else if p begin if d h1 begin t1 t1 h10 if t1 7 4 hf begin t1 7 4 9 t1 11 8 t1 11 8 1 if t1 11 8 hf begin t1 11 8 0 end else t1 11 8 t1 11 8 end else if t1 11 4 h0 begin cnn1 1 t1 11 0 h0 end else cnn1 0 end else if d h2 begin t2 t2 h10 if t2 7 4 hf begin t2 7 4 9 t2 11 8 t2 11 8 1 if t2 11 8 hf begin t2 11 8 0 end else t2 11 8 t2 11 8 end else if t2 11 4 h0 begin cnn2 1 t2 11 0 h0 end else cnn2 0 end else if d h3 begin t3 t3 h10 if t3 7 4 hf begin t3 7 4 9 t3 11 8 t3 11 8 1 if t3 11 8 hf begin t3 11 8 0 end else t3 11 8 t3 11 8 end else if t3 11 4 h0 begin cnn3 1 t3 11 0 h0 end else cnn3 0 end else if d h4 begin t4 t4 h10 if t4 7 4 hf begin t4 7 4 9 t4 11 8 t4 11 8 1 if t4 11 8 hf begin t4 11 8 0 end else t4 11 8 t4 11 8 end else if t4 11 4 h0 begin cnn4 1 t4 11 0 h0 end else cnn4 0 end else begin t1 100 t2 100 t3 100 t4 100 end end end endmodule 3 抢答模块程序 抢答模块程序 module qdq clk qd qd1 qd2 qd3 qd4 Sig Sig1 Sig2 d k g cnn1 cnn2 cnn3 cnn4 input clk qd qd1 qd2 qd3 qd4 k g cnn1 cnn2 cnn3 cnn4 output Sig Sig1 Sig2 output 3 0 d reg Sig h0 Sig1 h0 Sig2 h0 reg 3 0 d reg zd 1 b0 always posedge clk begin if qd 1 b0 begin zd 1 b1 Sig h0 Sig1 h0 Sig2 h0 d h0 end if k begin if zd 1 b1 begin if qd1 1 b0 Sig h1 d 1 end else if qd2 1 b0 Sig h1 d 2 end else if qd3 1 b0 Sig h1 d 3 end else if qd4 1 b0 Sig h1 d 4 end else if g begin zd 1 b0 Sig2 h1 end end end else if k begin if zd 1 b1 begin if qd1 1 b0 Sig1 h1 d 1 end else if qd2 1 b0 Sig1 h1 d 2 end else if qd3 1 b0 Sig1 h1 d 3 end else if qd4 1 b0 Sig1 h1 d 4 end end end end endmodule 4 分屏显示模块程序 分屏显示模块程序 module mux