基于VHDL数字信号的发送和接收电路设计

基于基于 VHDL 数字信号的发送和接收电路设计数字信号的发送和接收电路设计 摘要 摘要 本设计公开了一种数字电子系统中的数字信号发送接收方法 发送方法采用串行方 式发送数字信号 将每个串行数字信号调制成幅度正负相消的信号 将调制后的信号加载 在电源线上发送 接收方法采用串行方式从电源线上接收信号 对其进行耦合得到加载信 号 再采用与所述调制方法对应的解调方法将加载信号解调为串行数字信号 利用本设计 可以将电源和数据公用一根电源线传输 从而简化电连接方式 提高信号传输的可靠性 降低成本 特别是对需要用软性连接设连接的并行通讯的数字系统 可在降低部件成本的 同时提高系统可靠性 减小数字信号对其它信号的干扰 简化结构设计 关键词 关键词 VHDL 数字信号 串行 转换 时钟 0 引言引言 随着科技的发展 模拟信号在很多方面将逐渐会被数字信号所替代 数字信号有许多优势 他增加了通信的保密性 提高了抗干扰能力 但其技术复杂 数字信号在传输过程中会混 入杂音 可以利用电子电路构成的门限电压 去衡量输入的信号电压 只有达到某一电压 幅度 电路才会有输出值 并自动生成一整齐的脉冲 在简要介绍同步数字复接基本原理 的基础上 采用 VHDL 语言对同步数字复接各组成模块进行了设计 并在 ISE 集成环境下 进行了设计描述 综合 布局布线及时序仿真 1 系统简介系统简介 1 1 课题采用 altera 公司的 max plus 10 0 设计平台 以超高速集成电路硬件描述语言 vhdl 为系统逻辑描述的唯一表达方式 采用自顶向下的设计原则 对 mcs 51 单片机的串 行接口进行反相设计 同时选用 altera 公司的 acex 系列器件来实现最终的 ip 核 由于篇 幅的关系 笔者不打算对开发平台 开发工具以及最终实现硬件电路的 fpga 芯片进行介绍 而是着重介绍整体的设计思想 根据对 mcs 51 单片机的串行接口块功能的剖析 1 和模块 化的设计思想 在设计时进行模块划分 可划分为 4 个子模块 它们分别是 1 串口时钟发生器模块 2 数据检测器模块 3 发送器模块 4 接收器模块 1 2 由于同步电路较容易使用寄存器的异步复位 置位端 可以使整个电路有一个确定的初 始状态 使用同步电路易于消除电路的毛刺 使设计更可靠 同步电路可以很好地利用先 进的设计工具 如静态时序分析工具等 为设计者提供最大便利条件 便于电路错误分析 加快设计进度 所以我们采用严格的同步设计电路来设计串行口 ip 核 即本设计中只有一 个 clk 上升沿 需要两个相同的时钟 从而保证了每一个触发器同步动作 消除了时钟不 同步带来的误动作 2 电路设计电路设计 2 1 设计一个 5 位数字信号的发送和接收电路 该电路的框图如下图所示 把并行码变为或把串行码变为并行码 在数据接收端 只有在代码传送无误后 才把数据 代码并行输出 串行偶校检测器课通过异或实现 数据传送的格式采用异步串行通信的格式 包含起始位 数据位 检验位 停止位和空闲 位 此实验可选用两个实验箱完成 一个发送数据 一个接收数据 注意 两试验箱的时钟必 须选得一样 两实验箱要共地 2 2 在数字电路中 位同步是最基本的同步 位同步的基本含义就是收端和发端时钟信号必须同频同 相 这样接收端才能正确接收和判决发送端送来的每一个码元 为了达到收发端时钟同频同相 接 收端需要从收到的码流中提取发送端的时钟信号来控制收端时钟 从而做到位同步 实现位同步的 方法分为插入导频法和直接法两类 而直接法按照提取同步信号的方式 大致又可分为滤波法和锁 相法 锁相法的原理是 在接收端用鉴相器比较接收码元和本地产生的位同步信号的相位 如果两 者不一致 则用鉴相器输出误差信号去控制本地同步信号的相位 直至本地的位同步信号的相位与 接收信号的相位一致为止 3 程序设计程序设计 设计一个 5 位数字信号的发送和接收电路 把并行码变为串行码或把串行码变为并行码 串行偶校验检测器可通过异或实现 在数据接收端 只有在代码传送无误后 才把数据代 码并行输出 数据传送的格式采用异步串行通信的格式 包含起始位 数据位 校验位 停止位和空闲位 数据发送模块 将并行数据加上起始位 偶校验位和停止位 以串行方式发送出去 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity send is port start in std logic a in std logic vector 4 downto 0 clk in std logic b out std logic end send architecture rt1 of send is begin process clk a variable temp std logic vector 6 downto 0 variable tmp m std logic variable tmp1 integer range 0 to 7 begin if clk even and clk 1 then if m 0 then 发送空闲位 tmp 1 end if if start 0 then start 键有效 m 1 temp 5 downto 1 a 4 downto 0 数据位 temp 6 a 4 xor a 3 xor a 2 xor a 1 xor a 0 偶校验位 temp 0 0 起始位 elsif m 1 then tmp temp 0 发送数据 temp 1 if tmp1 7 then 一次发送 8 位数据 在最后加上停止位 1 temp temp1 1 else m 0 temp 0000000 tmp1 0 end if end if end if b tmp end process end rt1 接收电路比发送电路要复杂 接收电路要实时检测起始位的到来 一旦检测到起始位到 就要将这一帧数据接收下来 数据接收模块 当检测到起始位时 将数据位和校验位取出 若校验无误 则并行送出 若有误则报警 library ieee use ieee std logic 1164 all entity rcv is port clk re in std logic imp out std logic vector 4 downto 0 alm out std logic end rcv architecture rcv arc of rcv is begin process clk variable a std logic variable cnt integer range 0 to 6 variable shift std logic vector 5 downto 0 begin if clk event and clk 1 then if a 0 then if re 0 then 检测起始位 a 1 alm 0 end if else if cnt 6 then shift shift 4 downto 0 取出数据位和校验位 cnt cnt 1 else cnt 0 a 0 if shift 0 xor shift 1 xor shift 2 xor shift 3 xor shift 4 xor shift 5 0 then imp shift 5 downto 1 若校验无误 则送出 else alm 1 检测到错误则报警 end if end if end if end if end process end rcv arc 至于接收器和发送器 这里采用有限状态机的方式来实现 由于要工作在全双工模式下 所以接收和发送要采用两个有限状态机 有限状态机的每一个状态用来发送 接收移位数据 发送和接收的具体实现方式是移位 移位的时钟来自上面所述的分频器的 也就是根据各 自的波特率进行 4 模块功能仿真模块功能仿真 对于 send 模块和 rcv 模块 我们根据 VHDL 的学习有了深入的了解 对此我们可以通 过代码可以通过 VHDL 语言设计出 send 模块和 rcv 通过编译仿真我们可以较容易的看 出波形 从而得出设计是否满足我们的需求 通过编译仿真的 send 模块和 rcv 模块及相应的仿真图如下 发送模块 接收模块 send 模块为发送模块 将并行数据加上起始位 偶校验位和停止位 一串行方式发送出 去 通过仿真 其波形图如下图 rcv 模块为数据接收模块 当检测到起始位时 将数据位和校验位取出 若检验无误 则并行送出 若有误则报警 通过仿真 其波形图如下图 5 结束语结束语 通过 语言对于数字信号的发送和接收电路的设计 从中对于 语言有了 更加深入的了解 对于数字信号的特点也有了初步的了解 现代数字信息化的发展 大规 模电路应用也更加广泛 以 CPLD 和 FPGA 芯片为核心 以 语言为开发手段 以 EDA 软件为平台设计方法 将会得到越来越广泛的应用 通过 VHDL 语言 使步骤简单化 便于系统功