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文档简介

物电学院物电学院 可编程逻辑设计可编程逻辑设计 实验报告单实验报告单 1 实验三实验三 基本组合逻辑电路的基本组合逻辑电路的 PLD 实现 实现 2 实验名称 利用原理图输入法与实验名称 利用原理图输入法与 VerilogHDL 输入法设计一个输入法设计一个 8 线线 3 线优先编码器线优先编码器 实验目的实验目的 1 熟悉用可编程器件实现基本组合逻辑电路的方法 2 进一步熟悉 MAX plus II 软件的使用方法 熟悉原理图输入法和 VerilogHDL 输 入法 进一步熟悉如何编译 器件选择 管脚分配和仿真 预习要求 预习要求 1 回顾数字电路中关于优先编码器的相关知识 实验说明 实验说明 1 用 MAX plus II 软件开发 PLD 器件有两种设计输入方式 原理图输入和 HDL 语 言输入方式 或者将两者结合起来 一部分电路采用原理图 另一部分采用 HDL 语言 2 优先编码器的功能是允许同时在几个输入端有输入信号 编码器按照输入信号的 优先等级对同时输入的多路信号中优先级最高的一路进行编码 3 8 线 3 线优先编码器的真值表如下图所示 实验内容与步骤 实验内容与步骤 1 新建一个属于自己的工程目录 2 新建一张电路图文档 调用 8 线 3 线优先编码器芯片 74148 注意其均是低电平 有效 完成设计 3 对电路图进行编译 仿真 4 用 VerilogHDL 语言方式编写一个 8 线 3 线优先编码器 5 完成编译 管脚分配 并对模块进行仿真 实验报告要求 实验报告要求 1 将自己绘制的电路图或者编写的 VerilogHDL 代码 截图或者复制到实验报告中 2 将代码关键位置写上相应注释 可用中文 姓名学号实验日期成绩 XXXXXXXXXX 年 月 日 物电学院物电学院 可编程逻辑设计可编程逻辑设计 实验报告单实验报告单 2 3 对仿真波形截图 贴到实验报告中 实验图表与数据 实验图表与数据 1 8 线 3 线优先编码器电路图 2 8 线 3 线优先编码器电路仿真波形 3 8 线 3 线优先编码器 Verilog 代码 物电学院物电学院 可编程逻辑设计可编程
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