西电电院EDA实验报告

EDAEDA 实验报告实验报告 老师 杨明磊 姓名 同作者 学号 学院 电子工程学院 实实验验一一 Q QU UA AR RT TU US S I II I 软软件件使使用用及及组组合合电电路路设设计计仿仿 真真 一一 实实验验目目的的 学习 QUARTUS II 软件的使用 掌握软件工程的建立 VHDL 源文件的设 计和波形仿真等基本内容 二 实验内容 二 实验内容 1 1 四四选选一一多多路路选选择择器器的的设设计计 首先利用 Quartus 完成 4 选 1 多路选择器的文本编辑输入 mux41a vhd 和 仿真测试等步骤 给出仿真波形 1 1 功能及原理 功能及原理 原理 数据选择器又称为多路转换器或多路开关 它是数字系统中常用 的一种典型电路 其主要功能是从多路数据中选择其中一路信号发送出去 所 以它是一个多输入 单输出的组合逻辑电路 功能 当选择控制端 s10 00 时 输出 s10 01 时 输出 s10 10 时 输出 s10 11 时 输出 2 2 逻辑器件符号 逻辑器件符号 3 3 VHDLVHDL 语言语言 4 4 波形仿真 波形仿真 5 5 仿真分析 仿真分析 由波形可知 当 s10 00 时 y 的波形与 a 相同 当 s10 01 时 y 的波形与 b 相同 当 s10 10 时 y 的波形与 c 相同 当 s10 11 时 y 的波形与 d 相同 与所要实现的功能相符 源程序正确 2 2 七段译码器程序设计仿真七段译码器程序设计仿真 1 1 功能及原理 功能及原理 7 段数码是纯组合电路 通常的小规模专用 IC 如 74 或 4000 系列的器件只 能作十进制 BCD 码译码 然而数字系统中的数据处理和运算都是 2 进制的 所 以输出表达都是 16 进制的 为了满足 16 进制数的译码显示 最方便的方法就 是利用 VHDL 译码程序在 FPGA 或 CPLD 中实现 实验中的数码管为共阳极 接有 低电平的段发亮 例如当 LED7S 输出为 0010010 时 数码管的 7 个段 g f e d c b a 分别接 0 0 1 0 0 1 0 于是数码管显示 5 2 2 逻辑器件符号 逻辑器件符号 3 3 VHDLVHDL 语言语言 4 4 波形仿真 波形仿真 5 5 仿真分析 仿真分析 由仿真波形可以直观看到 当 A 0000 时 led7s 1000000 数码管显示 为 0 A 0001 时 led7s 1111001 数码管显示为 1 依此可验证波形 仿真结果完全符合预期 源程序正确 3 3 实验心得实验心得 在第一次上机实验中 我们通过对 EDA 设计软件 Quartus 使用 初步学会 了它的使用方法 在实验中我们编写程序 编译 进行时序仿真以验证程序对 错等 在完成 VHDL 的编辑以后 进行编译 结果出现了很多错误 在细心的检 查之下 最终将 VHDL 描述修改成功并且通过了编译 在编译过程中我了解到很 多在书本上没有理解的知识 总的来说 通过上机实验 我激发了对 EDA 学习 的兴趣 也对这门课程有了更深的理解 对 EDA 设计软件 Quarter 的使用也 更加熟练 实验二实验二 计数器设计与显示计数器设计与显示 一 实实验验目目的的 1 熟悉利用 QUARTUS II 中的原理图输入法设计组合电路 掌握层次化设计 的方法 2 学习计数器设计 多层次设计方法和总线数据输入方式的仿真 并进行 电路板下载演示验证 二二 实实验验内内容容 1 1 完成计数器设计 完成计数器设计 4 4 位二进制加减可控计数器 位二进制加减可控计数器 1 1 功能及原理 功能及原理 含有异步清零和计数使能的 4 位二进制加减可控计数器 清零端 reset 低电平有效 异步清零 即 reset 0 时 无论时钟处于什么 状态 输出立即置零 使能端 enable 高电平有效 即 enable 1 时 计数器开始计数 enable 0 时 计数器停止计数 加减控制端 updown 当 updown 0 时 为减法计数器 当 updown 1 时 为加 法计数器 2 2 逻辑器件符号 逻辑器件符号 3 3 VHDLVHDL 语言语言 4 4 波形仿真 波形仿真 updown 1updown 1 时 为加法计数 时 为加法计数 updown 0updown 0 时 为减法计数 时 为减法计数 5 5 仿真分析 仿真分析 由以上两个波形很容易看出 enable 1 时 计数器开始计数 reset 0 时 计数器置零 updown 0 时 减法计数 updown 1 时 加法计数 co 为进位端 符合设计初衷 2 2 50M50M 分频器的设计分频器的设计 1 1 功能及原理 功能及原理 50M 分频器的作用主要是控制后面的数码管显示的快慢 即一个模为 50M 的 计数器 由时钟控制 分频器的基本原理与上述计数器基本相同 分频器的进 位端 co 用来控制加减计数器的时钟 将两个器件连接起来 2 2 逻辑器件符号 逻辑器件符号 3 3 VHDLVHDL 语言语言 4 4 波形仿真 波形仿真 5 5 仿真分析 仿真分析 由波形仿真可以看出 enable 1 时 由 0 开始计数 由于计数器模值较大 故只显示了一部分波形 计数范围由 0 到 50M 3 七段译码器程序设计七段译码器程序设计 在实验一中已给出具体程序及仿真结果 不再赘述 4 4 计计数数器器显显示示译译码码设设计计与与下下载载 以前面设计的七段译码器 decl7s 和计数器为底层元件 完成 计数器显示译 码 的顶层文件设计 计数器和译码器连接电路的顶层文件原理图如下 原理图连接好之后就可以进行引脚的锁定 然后将整个程序下载到 已经安装好的电路板上 即可进行仿真演示 3 实验心得 实验三 大作业设计实验三 大作业设计 循环彩灯 循环彩灯 一一 实实验验目目的的 综合应用数字电路的各种设计方法 完成一个较为复杂的电路设计 2 设计目标 设计一个循环彩灯控制器 该控制器可控制 10 个发光二极管循环点亮 间 隔点亮或者闪烁等花型 要求至少设计三种以上花型 用按键控制花型之间的 转换 并用数码管显示当前花型 三 实验分工 陈硕负责代码搜查与编写 王卓负责电路连接与引脚编写 四 设计流程 1 分频器的设计 所用 50M 分频器在实验二中已有具体说明 不再赘述 2 彩灯控制器的设计 1 功能及原理 清零端 reset 高电平有效 异步清零 即当 reset 1 时 灯全灭 使能端 enable enable 1 时 彩灯工作 花样控制端 s10 s10 取不同的值来控制花样的转换 led10s 控制 10 个 led 灯的亮灭 2 逻辑器件符号逻辑器件符号 3 3 VHDLVHDL 语言语言 3 七段译码器设计 1 功能原理 原理在实验一中已详细说明 功能是显示花样序号 2 VHDLVHDL 语言语言 4 4 顶层文件原理图如下 顶层文件原理图如下 5 5 仿真波形仿真波形 第一种波形 从左到右依次点亮 再从右到左依次点亮 第一种波形 从左到右依次点亮 再从右到左依次点亮 第二种波形 从左到右依次两两点亮 再从右到左依次两两点亮 第二种波形 从左到右依次两两点亮 再从右到左依次两两点亮 第三种波形 从内到外顺次展开点亮 第三种波形 从内到外顺次展开点亮 第四种波形 闪烁点亮 第四种波形 闪烁点亮 6 6 仿真分析仿真分析 由波形仿真结果可知 源程序正确 由波形仿真结果可知 源程序正确 5 5 实验心得实验心得 这次实验在参考资料的基础上 加以修改 使程序满足设计要求 因为本次 实验完全靠独立完成 在设计过程中出现了很多问题 编译和波形仿真的过程 中都不顺利 在和同学交流探讨的过程中 一一将这些问题解决 最终成功设 计出了四种花型 通过这次实验 我真正体会到了 EDA 这门课的乐趣 提高了 自身的能力 课课后后习习题题 Ex1 三态缓冲器 2 选 1 多路选择器 Ex2 ENTITY mux4 IS PORT A B C D INBit S INBit Vector 3 DOWNTO 0 Y OUTBit Input output enable s el I n0 I n1 out put END mux4 ARCHITECTURE behav1 OF mux4 IS BEGIN mux4 p1 PROCESS A B C D S BEGIN IF S 1110 THEN Y A ELSIF S 1101 THEN Y B ELSIF S 1011 THEN Y C ELSE S 0111 THEN Y D ELSE Y 1 END IF END PROCESS mux4 p1 END behav1 ARCHITECTURE behav2 OF mux4 IS BEGIN Y Y Y Y Y Y temp temp output output temp end case end process end pr1 Ex4 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MULTI IS PORT CL IN STD LOGIC 输入选择信号 CLK0 IN STD LOGIC 输入信号 OUT1 OUT STD LOGIC 输出端 END ENTITY ARCHITECTURE ONE OF MULTI IS SIGNAL Q STD LOGIC BEGIN PR01 PROCESS CLK0 BEGIN IF CLK EVENT AND CLK 1 THEN Q NOT CL OR Q ELSE END IF END PROCESS PR02 PROCESS CLK0 BEGIN OUT1 Q END PROCESS END ARCHITECTURE ONE END PROCESS Ex5 library ieee use ieee std logic 1164 all entity h sub is port x y in std logic diff s out out std logic end h sub architecture one of h sub is begin diff x xor y s out not x and y end one library ieee use ieee std logic 1164 all entity or 2 is port a b in std logic q out std logic end or 2 architecture one of or 2 is begin qx y y diff e s out f h suber2 h sub port map x e y sub in diff diff s out g or21 or 2 port map a g b f q s out end one library ieee use ieee std logic 1164 all entity f sub8 is port x y in std logic vector 7 downto 0 sub in in std logic diff out std logic vector 7 downto 0 s out out std logic end f sub8 architecture one of f sub8 is component f sub port x y sub in in std logic diff s out out std logic end component signal e std logic vector 6 downto 0 begin h suber1 f sub port map x x 0 y y 0 sub in sub in diff diff 0 s out e 0 h suber2 f sub port map x x 1 y y 1 sub in e 0 diff diff 1 s out e 1 h suber3 f sub port map x x 2 y y 2 sub in e 1 diff diff 2 s out e 2 h suber4 f sub port map x x 3 y y 3 sub in e 2 diff diff 3 s out e 3 h suber5 f sub port map x x 4 y y 4 sub in e 3 diff diff 4 s out e 4 h suber6 f sub port map x x 5 y y 5 sub in e 4 diff diff 5 s out e 5 h suber7 f sub port map x x 6 y y 6 sub in e 5 diff diff 6 s out e 6 h suber8 f sub port map x x 7 y y 7 sub in e 6 diff diff 7 s out s out end one library ieee use ieee std logic 1164 all entity f sub81 is port x y in std logic vector 7 downto 0 sub in in std logic diff out std logic vector 7 downto 0 s out out std logic end f sub81 architecture one of f sub81 is component f sub port x y sub in in std logic diff s out out std logic end component signal e std logic vector 8 downto 0 begin e 0 sub