谢瑞裘EDA实验五数字秒表的设计实验报告

EDAEDA 技术与应用实验报告技术与应用实验报告 学院 学院 电气与信息工程学院电气与信息工程学院 班级 班级 电子技术电子技术 12021202 指导老师 指导老师 谭会生老师谭会生老师 姓名 姓名 谢瑞裘谢瑞裘 学号 学号 1240172061112401720611 实验五 数字秒表的设计实验五 数字秒表的设计 一一 实验目的实验目的 1 熟悉 artus I ISE Suite ispLEVNRI 软件的基本使用方法 2 熟悉和掌握 GW48 CK 或其他 EDA 实验开发系统的使用 3 学习 VHDL 程序中数据对象 数据类型 顺序语句和并行语句的综合使用 二 实验条件与要求二 实验条件与要求 1 开发软件 Quartus II 9 0 2 实验设备 PC GW48 CK EDA 实验开发系统 3 画出系统的原理框图 说明系统中各个主要功能 编写各个 VHDL 源程序 画出 输入信号波形并调试和仿真 三三 实验内容实验内容 设计并调试好一个计时范围为 0 1 1h 的数字秒表 并用 GW48 CK 实验开发系统进行 硬件验证 实现应选择拟采用的实验芯片的型号 进行硬件验证 四 实验设计思路四 实验设计思路 设计一个计时范围为 0 01s 1h 的数字秒表 首先需要获得一个比较精确的计时基准信 号 这里是周期为 0 01s 的计时脉冲 其次 除了对每一计数器需设置清零信号输入外 还需为六个计数器设置时钟使能信号 即计时允许信号 以便作为秒表的计时启停控制开 关 因此 数字秒表可由一个分频器 四个十进制计数器 0 01s 0 1s 1s 1min 以及 两个六进制计数器 10s 10min 组成 6 个计数器中的每一计数器的 4 位输出 通过外 设的 BCD 译码输出显示 数字秒表 单独分为分频器 十进制计数器 六进制计数器 将输入的频率降低 为 了能看到更多数据 将计数的次数 降低频率未降低太多 三 程序三 程序 VHDL 源程序 1 3MHz 100Hz 分频器的源程序 CLKGEN VHD LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY CLKGEN IS PORT CLK IN STD LOGIC NEWCLK OUT STD LOGIC END ENTITY CLKGEN ARCHITECTURE ART OF CLKGEN IS SIGNAL CNT INTEGER RANGE 0 TO 10 29 BEGIN PROCESS CLK IS BEGIN IF CLK EVENT AND CLK 1 THEN IF CNT 10 29 THEN CNT 0 ELSE CNT CNT 1 END IF END IF END PROCESS PROCESS CNT IS BEGIN IF CNT 10 29 THEN NEWCLK 1 ELSE NEWCLK 0 END IF END PROCESS END ARCHI 2 六进制计数器的源程序 CNT6 VHD CNT10 VHD 与此类似 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT6 IS PORT CLK IN STD LOGIC CLR IN STD LOGIC ENA IN STD LOGIC CQ OUT STD LOGIC VECTOR 3 DOWNTO 0 CO OUT STD LOGIC END ENTITY CNT6 ARCHITECTURE ART OF CNT6 IS SIGNAL CQI STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK CLR ENA IS BEGIN IF CLR 1 THEN CQI 0000 ELSIF CLK EVENT AND CLK 1 THEN IF ENA 1 THEN IF CQI 0101 THEN CQI 0000 ELSE CQI CQI 1 END IF END IF END IF END PROCESS PROCESS CLK CQI IS BEGIN IF CLK EVENT AND CLK 1 THEN IF CQI 0000 THEN CO 1 ELSE CO 0 END IF END IF END PROCESS CQ CQI END ARCHITECTURE ART LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT10 IS PORT CLK IN STD LOGIC CLR IN STD LOGIC ENA IN STD LOGIC CQ OUT STD LOGIC VECTOR 3 DOWNTO 0 CO OUT STD LOGIC END ENTITY CNT10 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK CLR ENA IS BEGIN IF CLR 1 THEN CQI 0000 ELSIF CLK EVENT AND CLK 1 THEN IF ENA 1 THEN IF CQI 1001 THEN CQI 0000 ELSE CQI CQI 1 END IF END IF END IF END PROCESS PROCESS CLK CQI IS BEGIN IF CLK EVENT AND CLK 1 THEN IF CQI 1001 THEN CO 1 ELSE CO 0 END IF END IF END PROCESS CQCLK NEWCLK S0 U1 CNT10 PORT MAP S0 CLR ENA DOUT 3 DOWNTO 0 S1 U2 CNT10 PORT MAP S1 CLR ENA DOUT 7 DOWNTO 4 S2 U3 CNT10 PORT MAP S2 CLR ENA DOUT 11 DOWNTO 8 S3 U4 CNT6 PORT MAP S3 CLR ENA DOUT 15 DOWNTO 12 S4 U5 CNT10 PORT MAP S4 CLR ENA DOUT 19 DOWNTO 16 S5 U6 CNT6 PORT MAP S5 CLR ENA DOUT 23 DOWNTO 20 U7 CTRLS PORT MAP CLK2 S6 U8 DISPLAY PORT MAP S6 DOUT 23 DOWNTO 0 COM 7 DOWNTO 0 SEG 7 DOWNTO 0 END ARCHITECTURE ART 3 完成设计文件输入后 保存文件 对文件进行编译和仿真 4 管脚的锁定如 5 仿真调试运行的结果 6