常用数字电路单元的结构

第 3 章 常用数字单元电路结构 3 1 引言 本章介绍 CMOS 数字电路中常用单元电路的结构 本章暂不考虑电路性能 问题 因此可将 MOS 管看成受电压控制的开关 3 2 互补静态 CMOS 逻辑 互补静态逻辑是 CMOS 电路中最重要的逻辑系列逻辑系列 目前多数 CMOS 逻辑 电路采用这种方法设计 其一般结构如图 3 1 互补静态逻辑的任何单元电路都是由一个连接 VDD 的 pMOS 上拉网络和 一个连接 GND 的 nMOS 下拉网络构成 所谓互补关系指这样一种对应关系 在上拉网络中的 PMOS 管个数与下拉网络中 NMOS 管个数相等 且在 nMOS 网络中串联的晶体管 必须对应 pMOS 网络中的并联晶体管 nMOS 网络中的 并联晶体管必须对应 pMOS 网络中的串联晶体管 满足这种关系时 对于任何对于任何 输入组合 必有一个网络导通 而另一个网络截止 输入组合 必有一个网络导通 而另一个网络截止 这种 CMOS 逻辑门在输入 稳定时 不会有从 VDD 到 GND 的电流 因此 其静态功耗很低 静态功耗很低 这是 CMOS 电路的主要优点 静态 CMOS 逻辑门的另一个重要优点是 在任何输入组合下 输出端或者通过 pMOS 网络上拉到 VDD 或者通过 nMOS 网络下拉到 GND 输出逻辑状态比较稳定 有较强的抗干扰能力 有较强的抗干扰能力 3 1 1 互补静态逻辑基本 CMOS 逻辑门 pMOS 上拉网络 nMOS 下拉网络 输入输出 图 2 1 CMOS 逻辑门的一般结构 图 3 2 是一些基本的 CMOS 逻辑门 可以看出 这些基本 CMOS 门都符合 互补关系 互补静态 CMOS 逻辑门的 pMOS 网络和 nMOS 网络的导通逻辑恰好相反 如果用 FN表示 nMOS 网络的导通逻辑 FP表示 pMOS 网络的导通逻辑 则必 须有 3 1 PN FF 例如 在与非门中 ABFN ABBAFP 整个门的逻辑关系与 pMOS 网络的导通逻辑相同 但观察 nMOS 网络的导 通条件更容易些 这种关系也可以推广到更复杂的电路 CMOS 逻辑门总是含有反相关系 逻辑门总是含有反相关系 nMOS 下拉网络总是在部分或全部输入 为 1 时导通 从而使输出为 0 对于任何互补 CMOS 逻辑门 判断逻辑 关系的方法是 根据根据 nMOS 网络的导通逻辑 再加上网络的导通逻辑 再加上 非非 逻辑 就可以得到逻辑 就可以得到 整个门的逻辑关系 整个门的逻辑关系 在互补静态 CMOS 逻辑门中 只有反相器 与非门和或非门反相器 与非门和或非门是最基本的逻 辑门 而与门和或门要利用上述基本逻辑门实现 也就是说 一个与门的晶体 管数相当于相同输入的与非门的晶体管数加 2 AY A B Y A B Y a 反相器 b 与非门 c 或非门 图 3 2 基本 CMOS 逻辑门 在数字 CMOS 工艺中 PMOS 管的衬底总是接管的衬底总是接 VDD 的的 NMOS 管的衬底管的衬底 总是接总是接 GND 的 的 在原理图中可以省略 3 2 2 35 0 NRCt nnd 逻辑门的输入端个数 也称为扇入 扇入 fan in 或扇入系数 静态 或扇入系数 静态 CMOS 逻逻 辑门的扇入不能太大辑门的扇入不能太大 较大的扇入会导致电路内部存在多个晶体管串联的支路 由于扩散区电容的影响 串联支路的延迟与晶体管个数 N 存在平方关系 当 N 较大时 延迟时间迅速增加 在实际设计中 很少使用超过很少使用超过 4 个输入端的逻辑个输入端的逻辑 门门 此问题将在后续章节还要进一步讨论 AB N 图 3 3 串联晶体管的延迟问题 3 1 3 复合逻辑门 除基本逻辑门外 具有 与或非 AOI 形式的电路也是符合互补关系的 静态 CMOS 逻辑电路 这种 门 称为复合逻辑门或 AOI 逻辑门 AOI 逻辑门的逻辑关系可以根据下拉网络的导通条件判断 在图 2 4 a 中 nMOS 下拉网络的导通条件为 C A B 因此整个门的逻辑关系为 3 3 BACY 图 2 3 b 中 nMOS 下拉网络导通条件为 D A B C 所以门的逻辑关系为 3 4 CBADY 可见 从 nMOS 下拉网络得到门的逻辑关系是很容易的 反之 如果给出类似 3 3 的逻辑方程 设计 AOI 型逻辑门的方法是先按 非 运算符号下的逻 辑关系画出 nMOS 网络 再按互补关系画出对应的 pMOS 网络 从以上电路可以看出 互补静态 CMOS 逻辑的一般形式是 AOI 逻辑关系 简单的逻辑门可以理解为 AOI 逻辑门的特例 A B C Y AB C A B C D D ABC Y a b 图 3 4 复合逻辑门 采用 AOI 逻辑门进行晶体管级设计有较高的晶体管使用效率 例如 如果使用基本 逻辑门实现式 2 3 的逻辑关系 电路结构将如图 3 5 共需要 10 个晶体管 比 图 3 4 a 多出 4 个晶体管 在全定制设计中 掌握 AOI 复合逻辑门的设计方 法是很重要的 AOI 逻辑门也存在扇入系数的约束 设计 AOI 逻辑门时 也应避免出现过 长的串联支路 串联晶体管的数量一般以串联晶体管的数量一般以 4 个为限 个为限 复杂的逻辑关系需要采用 多级电路实现 虽然使用 AOI 逻辑一般比用基本逻辑门设计的电路晶体管数量少 但也不 能保证是晶体管最少的设计 在静态 CMOS 逻辑中 还存在其它的逻辑系列 其中基于传输门的设计较常用 这种设计方法对许多逻辑关系有最少的晶体管 数量 424 C A B Y 图 3 5 用基本逻辑门实现式 2 1 需要的晶体管数量 3 1 4 传输门和三态门 单独使用 NMOS 管或 PMOS 管作为传输管时 存在 阈值电压损失 问 题 用来设计逻辑电路性能较差 使用传输门设计逻辑电路是较常用的方法 CMOS 传输门的电路结构如图 3 6 a 也属于静态逻辑电路 但为了与互补 静态逻辑相区分 一般将基于传输门设计的电路称为 传输门逻辑 或 使用 传输门的 CMOS 逻辑 如果图 3 6 中的 A 为输入 B 为输出 将控制信号 G 理解为使能信号 则 传输门就是一种三态门 同图 3 6 b 相比 传输门实现的 3 态门的晶体管数 较少 但性能则较差 这种三态门是无 电平质量 恢复能力 无 电平质量 恢复能力 nonrestoring 的电路 当输入 A 质量下降时 例如高电平电压下降 其输出 Y 的质量会进一 步下降 经过多级相同结构的电路后 可能导致逻辑错误 当传输门逻辑级联 时 传输延迟的增加与串联晶体管问题相似 也会按平方关系增长 图 3 6 b 是一种三态反相器 与基本逻辑门不同 其结构不符合互补关 系 三态门一般用于数据总线 但类似的结构 有时也可用来实现某些特殊的 逻辑关系 G G AB A EN EN Y a b 图 3 6 a 传输门 b 三态门 3 1 5 D 锁存器 图 3 7 是数字电路课程中介绍的 D 锁存器 逻辑功能是 当时钟当时钟 CLK 为为 高电平时高电平时 输出 Q 随输入变化 而 CLK 为低的时候 最后的值被交叉反馈 的门 也称为 LATCH 保存 输出与输入无关 由于 CLK 1 时 中间的逻辑 门就像透明一样 因此也称为 透明锁存器 实际集成电路中很少见到结构如图 3 7 这样的锁存器 因为用了太多的晶 体管 共有 18 个 图 3 8 是比较常见的锁存器结构 其特点是晶体管数量少 图中有 8 个晶 体管 如果算上产生 CLK 的反相器 是 10 个晶体管 但同时使用多个锁存器同时使用多个锁存器 时 时 CLK 和和 CLK 可以集中处理 可以集中处理 CLK D Q Q 图 3 7 数字电路中的 D 锁存器 D CLK CLK CLK CLK Q Q 图 3 8 基于传输门的 D 锁存器 这种结构的缺点是传输门不具有电平恢复能力 另外 如果 CLK 与 CLK 有交叠 即瞬间同时为高或同时为低 两个传输门会同时导通 当输入信号两个传输门会同时导通 当输入信号 D 与下面的反相器逻辑相反时 会有较大的瞬时电流 与下面的反相器逻辑相反时 会有较大的瞬时电流 另一种较常见的结构基于图 3 9 所示的三态反相器 简称三态门 但 EN 0 EN 1 时 上下两个管子都截止 输出即没有连接到即没有连接到 VDD 也 也 没有连接到没有连接到 GND 这种状态称为 这种状态称为 高阻态高阻态 是除 0 和 1 以外的第 3 种 状态 因此这种门称为 三态门 当但 EN 1 EN 0 时 上下两个管子都导 通 电路的逻辑功能恢复为反相器功能 故称为 三态反相器 与传输门相比 三态反相器 在使能状态下 输出端与 VDD 或 GND 是 连通的 即使输入电平不好 高电平不够高或低电平不够低 输出电平可以恢 复 这是三态门优于传输门之处 EN EN A Y AY EN EN 图 3 三态反相器 图 3 9 是基于三态反相器构成的 D 锁存器 其原理与图基本相同 如果 CLK 与 CLK 较叠 也会出现两个门的输出端之间的电流 对于锁存器来说 关键的时序要求 关键的时序要求 CLK 与与 D 变化的先后关系 是在从变化的先后关系 是在从 透明状态透明状态 到到 锁存状态锁存状态 转换转换 即 CLK 从 1 到 0 变化时 输入数据 D 必 须保持稳定 否则可能锁住错误的数据 一般来说 当锁存器从锁存状态到透 明状态转换时 时序要求不高 因为这时即使输入 D 还没有稳定 在其后的状 态中 锁存器是透明的 数据还是能够正确传输到输出 CLK CLK D CLK CLK Q Q 图 3 9 基于三态门的 D 锁存器 3 1 6 触发器 集成电路中使用的触发器几乎都是触发器几乎都是 D 触发器触发器 其逻辑关系为 Qn 1 D 触发 器的特点在于输出 Q 只能在时钟沿上变化 而当时钟保持在稳定的低电平和高 电平时 输出都保持不变 触发器分为上沿触发和下沿触发两种 图 3 10 是一 个典型的上沿触发的触发器 它可以理解为两个锁存器串联 在图 5 中 当 CLK 0 时 锁存器 1 是导通的 QM D 但这时 第 2 级 锁存器处于锁存状态 QM 不能传输到 Q 当 CLK 有 0 变为 1 时 锁存器 2 打开 同时锁存器 1 关闭 CLK 上 跳前的 QM 传递到 Q 而输入信号 D 被锁存器 1 断开 以后锁存器 2 是导通的 由于锁存器 1 处于保持状态 QM 不变 Q 也就保持不变 触发器有两个关键时序参数 一是 建立时间建立时间 当时钟上跳时 数据数据 D 必须已经传递到必须已经传递到 QM 否则锁存器 1 可能锁住了错误数据 当时钟上跳后 由 于传输门有延迟 输入数据 D 还要暂时保持不变 待最左边的传输门彻底断开 后 D 再变化就没有关系了 时钟上跳后 需要 D 保持不变的时间称为 保持保持 时间时间 是另一个关键参数 一个超大规模集成电路可能有几万个触发器 只要 有一个输入信号与时钟之间不满足时序关系就可能出错 因此 时序问题是数 字集成电路实现时最关键的问题 关于时序问题 后续章节及另一门课程还要 讨论 D CLK CLK CLK CLK Q CLK CLK CLK CLK QM 锁存器1 锁存器2 图 3 10 D 触发器 图 3 11 是混合信号集成电路中经常出现的 D 触发器结构 其优点还是电平 恢复问题 将最左边的和中间的三态门用传输门替代的结构也比叫常见 图 3 12 是一种标准单元库中的触发器 它有一个异步复位端 RB 0 时 触发器将强制为 0 Q 0 与 CLK 无关 注意 它的输出 Q 和 QB 都经过反 相器缓冲的 这是为了避免过大的负载电容避免过大的负载电容 拖住拖住 第第 2 级锁存器 使其锁存级锁存器 使其锁存 错误的数据 错误的数据 另外 为从 CK 获得 CKB 它使用了两个反相器 这是为减小在 CK 端的输入电容 减轻外部时钟信号的负担 这种设计思想值得学习 设计 一个电路不能只考虑电路本身 还要注意对外部的影响 CLK CLK CLK CLK Q CLK CLK D CLK CLK QM 图 3 11 基于三态门的 D 触发器 图 3 12 一种标准单元库中的 D 触发器 3 1 7 不交叠信号生成电路 有时希望产生一对互补的信号 如图 3 13 中 EN 和 EN 但不希望它们出 现同时为 1 或同时为 0 的情况 这种电路称为不交叠信号生成电路 由于延迟 的存在 用普通的反相器对一个信号取反是不能保证不交叠的 必须使用特殊 电路结构 图 3 13 是一个最简单的不交叠信号生成电路 两个输出 Q 和 Q 是 不能同时为 1 的 在图 3 13 中 由于或非门的逻辑关系是或非门的逻辑关系是 有有 1 就出就出 0 因此当一个或非门 输出 1 时 在这个 1 没有变为 0 之前 另一个是无法变为 1 的 因此任何状态 变化必须从 00 的状态过渡 例如想从 01 变为 10 中间必须经过 00 这就避免了 11 状态的出现 为提高可靠性 可以在或非门后接 偶数个反相器 增加过渡时间 在图 A Q Q 图 3 13 不交叠电路 A Q Q123 4 567 图 3 14 不交叠电路 3 14 中 假设原来 A 0 则门 4 输出 1 门 5 输出 0 门 6 输出 1 门 7 输出 Q 0 门 1 输出 1 门 2 输出 0 门 3 输出 Q 1 如果现在 A 由 0 变为 1 门 4 变为 0 门 1 输出 0 由于 Q 1 门 5 输出暂 时不能变化 必须等待 Q 的变化 因此 接下来 电路状态变化必须经过如下 次序 门 2 输出 1 一个延迟 门 3 输出 0 两个延迟 现在是 Q 和 Q 都为 0 接下来门 5 输出 1 然后门 6 输出 0 然后门 7 输出 1 可见 00 状态约 有 3 个门的延迟时间 3 1 8 施密特触发器 施密特触发器实际上不是触发器 而是一种特殊的 门 因为它没有保存 数据的作用 与普通门电路相比 施密特触发器有两个阈值电压 而门电路只 有一个 注意这里说的阈值电压是指逻辑门的阈值电压 而不是晶体管的 施 密特触发器在输出电平转换时 有正反馈作用 通常用来对信号进行整形 vdd vdd AY P1 P2 P3 N1 N2 N3 图 3 15 施密特触发器 图 3 15 是一个典型的施密特触发器 假设当前状态为 A 0 则 Y 为 1 在 A 0 Y 1 时 N1 和 N2 都是截止的 由于 Y 的电压为 VDD N3 本来 可以导通 但没有电流通路 在 N2 中会有一个相当于反相二极管的漏电流 这时 N1 与 N2 中间的电压约为 VDD VTHN 当 A 点电压升高时到 VTHN时 N2 可以导通 但 N1 还不能导通 但 VX会下降 因此 VA上行时阈值被抬高了上行时阈值被抬高了 当 VA升高到 VTHN VX时 N2 开始导通 导致 VY下降 VX下降 加速了 N2 的导通 出现正反馈 当 A 1 时 P1 和 P2 是截止的 Y 0 VY VTHP 当 VA 下降到 VDD VTHP 时 P1 先导通 P2 暂时还不能导通 因此 VA下行时 转换阈值被降低了阈值被降低了 施密特触发器的两个阈值电压与 P1 和 P3 及 N1 和 N3 的尺寸有关 调整 N1 和 N3 的宽长比可以调整上行阈值 调整 P1 和 P3 的宽长比可以调整下行阈 值 vdd Y N1 N2 N3 Vx A 转换前为vdd P1 P2 P3 vdd A 转换前为gnd Y Vy 0到11到0 图 3 15 3 1 9 窄脉冲生成电路 静态看 图 3 17 所示的电路似乎没有作用 Y 永远为 1 但由于逻辑门存 在延迟 当输入从 0 跳变到 1 时 输出端会产生一个窄的低电平脉冲信 号 这种电路经常用来为触发器复位 3 2 单元电路结构设计 数字单元的结构设计是个晶体管级设计问题 目的是用最少的晶体管实现 功能可靠的电路 晶体管级逻辑优化方法与采用标准逻辑门的逻辑优化有所不 同 不是以获得最简逻辑表达式为目的 目前 还没有总结出通用的晶体管级 逻辑优化方法 以下仅以几个典型的设计问题来说明晶体管级逻辑设计的特殊 性 例 1 多路选择器设计 多路选择器 Multillexer MUX 是一种非常重要的单元电路 简单 2 选 1 多路选择器的真值表如图 3 18 A Y 图 3 17 窄脉冲生成 SD1D0Y 0 x00 0 x11 10 x0 01x1 0 1 S D0 D1 Y a 真值表 b 逻辑符号 0110 0011 S D1D0 00011110 0 1 c 卡诺图 图 3 18 2 选 1 MUX 的逻辑关系 最简的与 或表达式为 3 5 10DSDSY 最简的与非 与非表达式为 3 6 10DSDSY 最简与或非表达式 3 7 10DSDSY 首先考虑使用式 3 6 进行设计 该表达式对应一个反相器和 3 个与非门 电路如图 3 19 这种实现方法共需要 16 个晶体管 使用式 3 7 的与或非表达式设计 AOI 逻辑电路如图 3 20 需要 14 个晶体管 S D0 D1 Y 图 3 19 基于与非门的 MUX2 图 3 20 晶体管数量较多的原因是使用了在输入端较多的反相器 这是表达 式中反变量过多造成的 将式 3 5 修改为 3 8 10 DSDSY 可以减少反变量数量 根据式 3 8 可得到图 3 21 D0 D1 S Y D0 D1 S S D0 S D1 SD0 SD1 图 3 20 AOI 逻辑 MUX2 SS Y SS S S D0 D1 D0D1 图 3 21 基于 与或 表达式的 MUX2 这种设计方法设计使用了 12 个晶体管 输出端经反相器驱动 便于调整驱 动能力是较好的实现方法 图 3 22 是在三态门基础上得到的电路结构 同样使用 12 个晶体管 结构 与图 3 21 相似 但内部连线少了一条 版图可能更小 图 3 23 是基于传输门的设计 晶体管数最少 但属于 norestoring 电路 SS D0 S S D0 D1 D1 S S Y 图 3 22 基于 3 态门的 MUX2 S S S S D0 D1 YSS 图 3 23 传输门逻辑的 MUX2 例 2 全加器设计 全加器的设计也是很典型的例子 图 2 13 是逻辑符号和真值表 全加器的逻辑方程为 2 CBACBACBACBAS 2 ABBCACCO 使用门级设计的最好结果是将 S 表示为 2 1X COCBAABCS 全加器 A B C S CO A B CS CO 0 0 00 0 0 0 11 0 0 1 01 0 0 1 10 1 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1 0101 1010 ABC00 011110 0 1 S 0010 0111 ABC00 011110 0 1 CO 图 2 13 全加器的逻辑符号 真值表 卡诺图 A B C S CO 6 6 6 4 4 6 8 8 2 2 图 2 14 一种基于基本逻辑门的设计 尽管进行了逻辑方程化简并借用了 CO 的中间结果 但图 2 14 仍然使用了 50 个晶体管 而图 2 15 是目前最流行的设计方法 只用了 28 个晶体管 而且 无论从输入端负载或输出驱动能力的角度看 性能都不低于图 2 14 注意 28T 全加器具有一种特