D锁存器版图设计实验报告

第一章 绪论第一章 绪论 1 11 1 简介简介 1 1 1 集成电路 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节 通过 集成电路版图设计 将立体的电路系统转变为二维平面图形 利用版图制作掩 模板 就可以由这些图形限定工艺加工过程 最终还原为基于半导体材料的立 体结构 以最基本的 MOS 器件为例 工艺生产出的器件应该包含源漏扩散区 栅 极以及金属线等结构层 按照电路设计的要求 在版图中用不同图层分别表示 这些结构层 画好各个图层所需的图形 图形的大小等于工艺生产得到的器件 尺寸 正确摆放各图层图形之间的位置关系 绘制完成的版图基本就是工艺生 产出的器件俯视图 器件参数如 MOS 管的沟道尺寸 由电路设计决定 等于有源区与栅极重 叠部分的尺寸 其他尺寸由生产工艺条件决定 不能随意设定 在工艺生产中 相同结构层相连即可导电 而不同结构层之间是由氧化层 隔绝的 相互没有连接关系 只有制作通孔才能在不同结构层之间导电 与工 艺生产相对应的版图中默认不同图层之间的绝缘关系 因此可以不必画氧化层 却必须画各层之间的通孔 另外 衬底在版图设计过程中默认存在 不必画出 而各个 N 阱 P 阱均由工艺生产过程中杂质掺杂形成 版图中必须画出相应图 形 1 1 2 版图设计基本知识 版图设计是创建工程制图 网表 的精确的物理描述的过程 而这一物理描述 遵守由制造工艺 设计流程以及仿真显示为可行的性能要求所带来的一系列约 束 版图设计得好坏 其功能正确与否 必须通过验证工具才能确定 版图的验证 通常包括三大部分 设计规则检查 DRC 电学规则检查 ERC 和版图与电路图对 照 LVS 只有通过版图验证的芯片设计才进行制版和工艺流片 设计规则的验证是版图与具体工艺的接口 因此就显得尤为重要 Cadence 中进行版图验证的工具主要有 dracula 和 diva Dracula 为独立的验证工具 不仅 可以进行设计规则验证 DRC 而且可以完成电学规则验证 ERC 版图与电路验 证 LV S 寄生参数提取 L PE 等一系列验证工作 功能强于 Diva 1 21 2 软件介绍软件介绍 Cadence 是一个大型的 EDA 软件 它几乎可以完成电子设计的方方面面 包括 ASIC 设计 FPGA 设计和 PCB 板设计 Cadence 在仿真 电路图设计 自动布局 布线 版图设计及验证等方面有着绝对的优势 Cadence 包含的工具较多几乎 包括了 EDA 设计的方方面面 第二章 第二章 D D 锁存器的介绍锁存器的介绍 锁存器 latch 对脉冲电平敏感 在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元 数据存储的动作取决于输入时钟 或者使 能 信号的电平值 当锁存器处于使能状态时 输出才会随着数据输入发生变 化 简单地说 它有两个输入 分别是一个有效信号 EN 一个输入数据信号 DATA IN 它有一个输出 Q 它的功能就是在 EN 有效的时候把 DATA IN 的值传 给 Q 也就是锁存的过程 时序波形图如下所示 第三章 第三章 D D 锁存器的电路图锁存器的电路图 3 13 1 基于与非门的基于与非门的 D D 锁存器锁存器 在 Quartus II 里以电路为原理图进行时序仿真 查看是否满足锁存器的功 能 原理图如下 时序仿真波形图如下 由上图可知满足 D 锁存器的功能 原理图无误 接下来绘制晶体管级的电 路图 3 1 1与非门电路 原理图如下所示 利用 candence 软件绘制 具体绘制步骤由 4 2 说明 仿真波形图如下 IN1 与 IN2 为输入 out 为输出 则由波形图可知实现了二输入与非门的功能 因此电路正确 2 创建二输入与非门的 symbol 以便后面调用画 D 锁存器 3 以上面的 symbol 为基础 画出完整电路 它的时序仿真图如下所示 D 为输入端 clk 为使能端 Q 为输出端 根据锁存器的原理可知 在 clk 为高电平的时候把 D 的值传给 Q 因此由波形图可知电路正确 3 23 2 基于传输门和反相器的基于传输门和反相器的 D D 锁存器锁存器 3 2 1 反相器电路 反相器的原理 两个 MOS 管的开启电压 VGS th P0 通常为了保证正常工 作 要求 VDD VGS th P V GS th N 若输入 vI 为低电平 如 0V 则负载管 导通 输入管截止 输出电压接近 VDD 若输入 vI 为高电平 如 VDD 则输入 管导通 负载管截止 输出电压接近 0V 综上所述 当 vI 为低电平时 vo 为高电平 vI 为高电平时 vo 为低电平 电路实现了非逻辑运算 是非门 反相器 步骤 1 打开 cadence 软件 进入系统 双击名为 icfb sh 的图标 会出 现以下窗口 2 新建 File New Library 在弹出的窗口中输人名字 dff 然后进行选择 Library 的类型为 NCSU TechLib tsmc02 3 继续新建 File New Cellview 在 Cellname 中输人 fxq 弹出 Virtuoso Schematic Editing dff fxq schematic 的对话框 画出电路图 4 对电路进行仿真步骤如下 进行检查和保存 点击 Check and Save Tools Analog Environment 弹 出窗口然后进行设定 Setup Model Libraries 弹出窗口进行选择 结果如下 再点击 Analyses choose 进行设定 Stop Time 设定为 20u 然后点击 Run 运行 成功后就会出现下面的窗口 然后进行时序仿真 5 波形图 Results Direct Plot Transient Signal 得到下图 根据反相器的原理 当 a 为低电平时 x 为高电平 a 为高电平时 x 为低电平 电路实现了非逻辑运算 是非门 反相器 由上图 波形图 对比可知 反 相器实验正确 3 2 2 传输门电路 传输门的原理 设控制信号 C 和的高低电平分别为 VDD和0V 开启电压为 VGS th 1 C 0 1时 只要输入信号 vI的范围不超过0 VDD T1 T2同时夹断 输出与输入之 间呈高阻状态 109 象机械开关的开断状态一样 传输门不通 2 C 1 0时 只要 RL远大于 T1 T2的导通电阻 就有 vO vI 象机械开关的 合拢状态一样 传输门导通 步骤 在同一个 library 下新建 1 File New Cellview 在 Cellname 中输人 csm 弹出 Virtuoso Schematic Editing dff csm schematic 的对话框 画出电路图 2 对电路进行仿真 步骤如下 进行检查和保存 点击 Check and Save Tools Analog Environment 然后进行设定 Setup Model Libraries 再点击 Analyses 进行设定 Stop Time 设定为 64u 然后点击 Run 运行 运行成功后点击 Results Direct Plot Transient Signal 得到波形图如下 根据传输门的原理 C 1 0 时 只要 RL远大于 T1 T2的导通电阻 就有 vO vI 在 net14 输入高电平同时 net13 输入低电平时 输入 b 输出 y 1 为 b 2 为 y 3 为 net13 4 为 net14 根据上图 波形图 可知传输门实验正确 3 2 3 D 锁存器电路 根据前面的门级原理图绘制出晶体管级的电路图 步骤如下所示 1 File New Cellview 在 Cellname 中输人 dc 弹出 Virtuoso Schematic Editing dff dc schematic 的对话框 画出电路图 2 对电路进行仿真 步骤如下 进行检查和保存 点击 Check and Save Tools Analog Environment 然后进行设定 Setup Model Libraries 再点击 Analyses 进行设定 Stop Time 设定为 640u 然后点击 Run 运行 运行成功后点击 Results Direct Plot Transient Signal 得到波形图如下 根据锁存器原理可知 在 clk 为高电平时 输出 f 输入 d 1 为 d 2 为 clk 3 为 f 根据上图 波形图 可知 D 锁存器电路正确 第四章 第四章 D D 锁存器的版图锁存器的版图 4 14 1 D D 锁存器版图的设计步骤锁存器版图的设计步骤 以第 2 个原理图为例 1 在同一个 library 即 dff 下新建 File New Cellview 在 Cellname dc Tool Virtuoso 即弹出 Virtuoso Layout Editing dff dc layout 对话框 然后根据晶体管级电路图绘制版图 2 将电路图分成 3 部分来绘制版图 1 先画 pmos 管 画出有源区 其次画出栅 注意长度为 0 5um 其次是衬底 连接 注意串并联 源极和源极的连接等 在打接触孔后一定要画出金属层 2 画 nmos 管 其绘制类似于 pmos 但是不需要 N 阱 且根据电路图 nmos 管的宽度为 2 0um 长度为 0 5um 3 完成整个 dc 触发器的绘制及绘制输入 输出 3 版图的验证 1 在绘制 pmos 和 nmos 的过程中就要不断地做 DRC 验证 Verify DRC OK 然后点击窗口 icfb 如果没有错误会出现下图 2 在整个版图绘制好以后继续 DRC 验证 成功之后添加端口 在添加电源和地的端口时 Create Pin sym pin Terminal Names vcc 点击 选择 Display Pin Name 和 jumper 然后在 Pin Type 中选择 metal1 然后在版图对应 vcc 的位置上添加端口 在添加 gnd 时步骤同 vcc 一致 但是在 Terminal Names 中填写 gnd 在添加输入输出端口时 Create Pin shape pin Terminal Names 输入为 d 输出为 f 点击选择 Display Pin Name 和 input 或者 output 在 LSW 上选择对 应的类型 然后在版图对应输入输出的位置上添加端口 端口添加成功后进行 验证 3 首先还是进行 DRC 验证没有错误之后生成网表文件 Verify Extract OK 成 功之后 然后进行 LVS 验证 4 LVS 原理 LVS 全称 Layout Versus Schematics 是 Dracula 的验证工具 用来验 证版图和逻辑图是否匹配 LVS 在晶体管级比较版图和逻辑图的连接性 而且 输出所有不一致的地方 Dracula 从图形系统中产生版图数据 Dracula 把 GDS2 格式的 Layout 文件转换为 Layout 网表 LOGLVS Dracula 网络编辑器 将 Schematic 或 CDL 描述的门级和晶体管级的网表转化为 LVS 网表 LVS 能 够把每一个网络转化为一个电路模型 从一个电路的输入和输出开始 LVS 跟 踪两种电路模型 Dracula 利用启发式每一次搜索电路的一步 首先 LVS 跟 踪 I O 模型 然后搜索要求最少回溯的路径 当 LVS 在跟踪的过程中检测到 匹配的话 Dracula 就给这个匹配的器件和节点一个匹配的标识 当 LVS 检测 到一个不匹配 它就停止在那个搜索的路径 如果 LVS 指定了所有的器件和给 出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话 LVS 会考虑 到这两个模型的连续性 当 Dracula 检测到不一致的地方 它会以输出列表和 图表形式表示出来 根据 LVS 原理 再结合上图中的数据对比可知电路图与版图匹配 没有错 误 则版图绘制成功 步骤如下 Verify LVS Form Contents 然后在 Create Netlist 中选择 Browse dff dc schematic 继续选择 Browse dff dc extracted 添加完成后 点击 Run 成功之后 最后点击 Output 得到下图 根据 LVS 原理 再结合上图中的数据对比可知电路图与版图匹配 没有错 误 则版图绘制成功 第五章 工艺流程图第五章 工艺流程图 工艺流程图工艺流程图 在 CMOS 电路中 要求在同一个衬底上制造 PMOS 管和 NMOS 管 所 以必须把一种 MOS 管做在衬底上 而另一种 MOS 管做在比衬底浓度高的阱中 根据阱的导电类型 CMOS 电路又可分为 P 阱 CMOS N 阱 CMOS 和双阱 CMOS 电路 我们的版图中采用的是 N 阱 CMOS 工艺 N 阱工艺是向高阻的 P 型硅衬底中扩散 或注入 磷 形成一个作 PMOS 管的阱 由于 NMOS 管做在高阻的 P 型硅衬底上 因而降低了 NMOS 管的结 电容及衬底偏置效应 这种工艺的最大优点是和 NMOS 器件具有良好的兼容性 具体工艺流程如下 1 生长一层 SiO2 2 在 SiO2 上涂光刻胶 光刻 N 阱掺杂窗口 一次光刻 3 用 HF 刻蚀窗口处的