八选一数据选择器和四位数据比较器(verilog实验报告)

1 VerilogVerilog HDVHDV 数字设计与综合数字设计与综合 实验报告实验报告 微电子微电子 09010901 班班 姓名姓名 袁东明袁东明 学号 学号 2 一 一 实验课题 实验课题 1 八选一数据选择器 2 四位数据比较器 二 八选一数据选择器二 八选一数据选择器 VerilogVerilog 程序 程序 2 1 主程序 module option a b c d e f g h s0 s1 s2 out input 2 0 a b c d e f g h input s0 s1 s2 output 2 0 out reg 2 0 out always a or b or c or d or e or f or g or h or s0 or s1 or s2 begin case s0 s1 s2 3 d0 out a 3 d1 out b 3 d2 out c 3 d3 out d 3 d4 out e 3 d5 out f 3 d6 out g 3 d7 out h endcase end endmodule 2 2 激励程序 module sti reg 2 0 A B C D E F G H reg S0 S1 S2 wire 2 0 OUT 3 option dtg A B C D E F G H S0 S1 S2 OUT initial begin A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 0 S1 0 S2 0 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 0 S1 0 S2 1 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 0 S1 1 S2 0 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 0 S1 1 S2 1 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 1 S1 0 S2 0 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 1 S1 0 S2 1 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 1 S1 1 S2 0 100 A 3 d0 B 3 d1 C 3 d2 D 3 d3 E 3 d4 F 3 d5 G 3 d6 H 3 d7 S0 1 S1 1 S2 1 end endmodule 三 四位数据比较器三 四位数据比较器 3 1 主程序 module fourcompare a b c input 3 0 a b output 1 0 c reg 1 0 c always a or b begin if a b c 2 d2 else if aB 10 A B 00 或 A B 01 观察波形当输入数据当 A 0000 B 0001 输出结果为 01 当 A 0010 B 0001 输出结果为 10 当 A 0001 B 0001 输出结果为 00 经分析其仿真结果与理论相符合 说明了其设计的正确性 4 2 实验心得 这次实验与上次相比有明显的进步 通过这次实验我对 modelsim 的应用更加得心 应手 深切的体会到了 verilog 是一种描述性语言 这次实验总的来说是比较顺利的 但在实验过程中还是遇到了一些问题 比如端口的匹配问题 在写程序的时候误将位 宽写在了变量名的后面 虽然程序能够运行但有警告 仿真波形是错误的 可见在写 程序时警告有时也是致命的 这要求我们在学习的过程中思想一定要严谨 其次在做 实验时一定要多想 例如在学习这门课时 书上说在模块外部输入可以是 wire 型或 reg 型 但在写程序时激励模块往往要初始化数据 所以编程时其类型往往声明为 reg 型