基于FPGA的倒计时定时器

数电实验 设计报告 实验名称实验名称 倒计时定时器 实验目的 实验目的 1 掌握组合逻辑与时序逻辑电路的设计方法及调试方法 2 熟练掌握常用 MSI 逻辑芯片的功能及使用方法 3 初步掌握 Verilog HDL 数字系统设计方法 4 熟悉 PLD 实验箱的结构和使用及 Quartus II 软件的基本操作 5 掌握采用 Quartus II 软件和实验箱设计实现逻辑电路的基本过程 设计要求 设计要求 一 倒计时定时器 用适当的中小规模集成电路设计一个定时器 实现 60s 以内的定时功能 可以设置 60s 以内任何时间作为倒计时的起点 将设计下载到实验箱并进行硬件功能测试 要求 用开关或按键进行定时设置 倒计时计数状态用两位数码管显示 计时结束时用彩灯或声响作为提 电路设计过程 电路设计过程 1 关于 74192 芯片 可实现减法计数 74HC192 两位 两片 74HC192 U1 74192N A 15 B 1 C 10 D 9 UP 5 QA 3 QB 2 QC 6 QD 7 DOWN 4 LOAD 11 BO 13 CO 12 CLR 14 2 计到零停止计数功能 设置启动开关 启动前停在预置值 UP Down CLRQD QC QB QA L L H H H L H H L 预置数据 清零 加法计数器 减法计数器 加法计数功能 UP 为加法脉冲输入端 减法计数功能 Down 为减法脉冲输入端 减法计数到 0000 时 借位 Bo 0 加法计数到 1111 时进位 Co 0 COUNTER D C A B CLR UP DN LDN QB BON CON QA QC QD 74192 inst VCC GND bon OUTPUT qd OUTPUT qc OUTPUT qb OUTPUT qa OUTPUT FREQ DIVIDER CLK CLR GDV2 DV4 DV8 DV16 freqdiv inst7 GND VCC clk1 INPUT PIN 88 PIN 86 PIN 132 PIN 133 PIN 134 PIN 135 7400 inst11 7400 inst12 VCC s1 INPUT 模拟结果如下 3 运用两片 74192 级联 组成倒计时计数器 个位减到 0 十位开始减法计数 COUNTER D C A B CLR UP DN LDN QB BON CON QA QC QD 74192 inst COUNTER D C A B CLR UP DN LDN QB BON CON QA QC QD 74192 inst1 VCC GND VCC s1 INPUT 7420 inst4 VCC clk1 INPUT FREQ DIVIDER CLK CLR GDV2 DV4 DV8 DV16 freqdiv inst5 gnd gnd 7400 inst6 7400 inst7 led1 OUTPUT 个 个个 个 7400 inst8 VCC s2 INPUT qa4 OUTPUT qa5 OUTPUT qa6 OUTPUT qa7 OUTPUT qa2 OUTPUT qa3 OUTPUT qa1 OUTPUT qa0 OUT