基于VHDL的16进制计数器的程序设计

实事求是 FPGA 实验报告实验报告 实验课程名称实验课程名称 通信系统集成电路设计通信系统集成电路设计 实验项目名称实验项目名称 QuartusQuartus IIII 实验操作实验操作 专专 业业 班班 级级 通信一班通信一班 学学 生生 姓姓 名名 刘雷杰刘雷杰 学学 号号 30092041283009204128 指指 导导 教教 师师 陈为刚陈为刚 实事求是 实验一 实验一 Quartus II 操作及操作及 16 进制加法器进制加法器 1 实验目的实验目的 a 熟悉熟悉 EDA 工具 QuartusII 及 modelsim 软件的使用方法 掌握用 quartus ii 或其他 EDA 软件对 VHDL 源程序进行编译 调试 修改 波形仿真 b 学习 VHDL 程序的软件及硬件的编写及仿真方法并熟练掌握 VHDL 程序的 编写方法和注意事项 c 编写 调试出 16 进制计数器的程序 仿真出波形 d 在上面的基础上做出 PCM9 程序 并仿真出波形数据 2 实验器材实验器材 a 电脑中要有 Quartus II 软件 b 电脑中要有 Modelsim 软件 3 实验内容实验内容 a 熟悉 Quartus II 和 modelsim 软件 并将两个软件进行配置 使软件可以用 于为后面的软件进行调试 b 尽量自己编写 VHDL 程序 做 16 进制的计数器实验 包括计数器程序和测 试平台 c 了解模块设计方法和思想 并设计并搭建测试平台 4 实验要求实验要求 a 熟悉两个软件并配置好相关环境 b 编写实验用的 VHDL 程序 c 使用 Quartus II 编译 查找错误并修改到正确无误 d 使用 Quartus II 仿真 生成波形文件 e 保存相关文件 并书写实验报告 实事求是 5 实验步骤及结果实验步骤及结果 a 建立工程并加入 16 进制模块和测试平台 1 建立工程 在菜单栏里有 file New Project Wizard 点击 Next 到这个界面 输入 项目名称 后点击 Finish 完成项目的创建 2 建立文件 在菜单栏里有 file New 跳转到下面这个界面 点击选择 VHDL File 这个选项后点击 OK 实事求是 到环境中 写模块代码 实事求是 然后保存文件 按 CTR S 出现下面的界面 输入要保存的名字 我 们这里保存为 counter vhd 同理 同样的步骤编写测试平台的文件 tb counter vhd 下面是二个图 实事求是 b 配置相应环境 并调试 1 在菜单栏里 Assignments Settings 出现这个界面 修改如下图中所示 2 同样在 Tools Options 会出现下面的界面 对其进行了如下的设置 点击 OK 进行保存设置 实事求是 最后经过几次实验编译成功了 出现了如下的对话框 点击 Ok 就可以了 c 仿真及结果 在菜单栏里 Tools Run EDA Smuliation Tools EDA RLT Simulation 就会出现要进行仿真的结果如下图所示 实事求是 6 实验总结实验总结 a 实验中在写完两个文件后出现了如下的错误 Error Top level design entity test counter 16 is undefined 从网上找到原因如下 存的文件名和结构体名字不一致 在 quartus 软件中要求这样做 不 然就出错 解决方法一 改 结构体或文件保存名 使其名字一致 这是一般的 方法 解决方法二 点击 project 菜单 然后再点击 set as Top level Entity 就是倒数第二行 下就行 这是软件自带的方法 用第一方法 问题解决 编译成功 b 在进行 modelsim 波形输出的过程中 遇到过没有波形输出 查看了一下 认为是 test bench 没有设置正确 所以就会出现这种情况 把检查环境的互 实事求是 调配置修改为如下就正确了 c 实验总结 实验要认真细心 通过本实验 知道了 VHDL 具有极强的描述 能力 能支持系统行为级 寄存器传输级和逻辑门电路级三个不同层次的 设计 能够完成从上层到下层 从抽象到具体 逐层描述的结构化设计思 想 要注意在程序编写过程中出现的错误提示信息 对其进行正确改正 基本上掌握 EDA 工具 QuartusII 软件的使用方法 并学会了用 QuartusII 软 件建立项目并编写程序和调试下载的方法 基本上熟悉了 VHDL 程序的软 件的仿真方法 也熟练掌握 VHDL 程序的编写方法和注意事项 实事求是 7 附录附录 a 模块程序 counter vhd library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL entity counter is Port reset in std logic clock in std logic dataout out std logic vector 3 downto 0 end counter architecture Behavioral of counter is signal inner reg std logic vector 3 downto 0 begin dataout inner reg process clock reset begin if reset 1 then inner reg 0000 elsif clock event and clock 1 then inner reg rst clock clk dataout dataout1 clkgen clk gen process begin clk 0 wait for 100 ns