EDA实验quartus操作流程

3 13 1 应用应用 Quartus Quartus 完成完成 LEDLED 的驱动的驱动 一 实验目的一 实验目的 通过实验 是同学们能够逐步了解 熟悉和掌握 FPGA 开发软件 Quartus 的使用方法 及 VHDL 语言的编程方法 二 实验内容二 实验内容 SmartSOPC 核心上有 8 个发光二极管 LED1 LED8 在 QuickSOPC 核心板上 LED1 LED8 分别 与 FPGA 芯片的第 50 53 55 176 和第 47 49 引脚相连 本实验的内容是建立可用控制 LED 亮 灭的简单硬件电路 要求点亮 SmartSOPC 实验箱上的 4 个发光二极管 LED1 LED3 LED5 和 LED7 具体包括 1 使用 Quartus 建立工程 2 Quartus 工程设计 3 设置编译选项并编译硬件系统 4 下载硬件设计到目标 FPGA 5 观察 LED 状态 三 实验原理三 实验原理 FPGA 器件同单片机一样 为用户提供了许多灵活独立的输入 输出 I O 口 FPGA 每个 I O 口可以配置为输入 输出 双向 I O 集电极开路和三态门等各种组态 做输出口时 FPGA 的 I O 口可以吸收最大为 24mA 的电流 可以直接驱动发光二极管 LED 等器件 所以 只要正确分配并锁定引脚后 在相应的引脚上输出低电平 0 就可实现点亮该发光二极 管的功能 四 实验步奏四 实验步奏 1 1 使用 使用 Quartus Quartus 建立工程建立工程 1 1 打开 打开 Quartus Quartus 软件并建立工程软件并建立工程 打开 Quartus 软件 软件界面如图 1 1 所示 图 1 1 选择 File New project wizard 来新建一项工程 注意是新建工程 不是 New 如图 1 2 图 1 2 任何一项设计都是一项工程 必须首先为此工程建立一个放置与此工程相关的所有 文件的文件夹 此文件夹将被 Quartus 默认为工作库 一般来说 不同的设计项目最好 放在不同的文件夹中 而同一工程的所有文件都必须放在同一文件夹中 不要将文件夹设在计算机已有的安装目录中 更不要将工程文件直接放在安装目录中 文件夹所在路径名和文件夹名不能用中文 空格和括号 可用下划线 最好不要以数 字开头 图 1 3 中第一栏用于指定工程所在的工作库文件夹 第二栏用于指定工程名 工程名可以取任何名字 也可以直接用顶层文件的 实体名作为工程名 建议使用 第三栏用于至顶层文件的实体名 图 1 3 单击 Next 进入图 1 4 所示对话框 由于是新建工程 暂无输入文件 图 1 4 单击 Next 进入 1 5 所示对话框 该对话框中指定目标器件 这里我们选择的是 QuickSOPC 核心板上用的 Cyclone 系列的 EP1C6Q240C8 图 1 5 1 5 右边的 Filters 选项区中 可以通过指定封装 引脚数以及期间速度等级来加 快器件查找速度 接着单击 Next 进入图 1 6 所示对话框 本实验不适应任何 EDA 工具 用集成环境开发 所以不做任何改动 图 1 6 单击 Next 进入 1 7 所示对话框 从对话框中 可以看到工程文件配置信息报告 单 击 Finish 完成新建工程的建立 建立工程后 还可以通过 Assignment Settings 进行 设置 图 1 7 2 2 建立图形设计文件 建立图形设计文件 在 Quartus 主界面中 选择 File New 打开如图所示 1 8 对话框 在图 1 8 所示的对话框中选择 Block Diagram Schematic File 单击 OK 建立一个空 的图形设计文件 默认名为 Block1 bdf 在 Quartus 主界面中选择 File Save As 打开将 BDF 文件存盘的对话框 如图 1 9 所示 在该对话框中接受默认的文件名 并选中 Add file to current project 选项 使 该文件添加到工程中 至此 便完成了顶层模块的建立 图 1 8 图 1 9 2 2 建立文本编辑文件 建立文本编辑文件 在 Quartus 主界面中 选择 File New 打开如图所示 1 8 对话框 在图 1 8 所示的对话框中选择 Verilog HDL File 单击 OK 建立一个空的 Verilog HDL 文件 默认名为 Verilog1 v 在 Quartus 主界面中 选择 File Save As 改名为 led v 并保存 2 2 Quartus Quartus 工程设计工程设计 1 1 在 在 VerilogVerilog HDLHDL 文件中编写源程序文件中编写源程序 在新建 Verilog HDL 源程序文件输入程序代码并保存 程序的模块名应与文件名一致 对该 Verilog HDL 文件进行编辑预处理 具体操作如下 如图 2 1 所示 在 Quartus 主界面的 Project Navigator 窗口中选择 File 右键 单击 led v 文件 在弹出的快捷菜单中单击 Set at Top level Entity 选项 将 led v 设置为顶层实体 在 Quartus 主界面中选择 Processing Start Start Analysis Synthesis 进行 综合编译 图 2 1 2 2 从设计文件创建模块 从设计文件创建模块 在层次化工程设计中 经常需要将已经设计好好地文件生成一个模块符号文件作为自 己的功能模块符号在顶层调用 如图 2 1 所示 在 Project Navigator 窗口中选择 File 右键单击 led v 文件 在弹出 的快捷菜单中单击 Create Symbol Files for Current File 选项 会弹出一个对话框提示 原理图文件创建成功 单击确定按钮 如图 2 2 即可创建一个代表现行文件功能的符号 文件 led bsf 图 2 2 设计好的图形文件也可以生成一个模块符号文件作为自己的功能模块符号在顶层调用 如图 2 1 所示 在 Project Navigator 窗口中选择 File 右键单击 bdf 文件 在弹 出 的快捷菜单中单击 Set at Top level Entity 选项 将 bdf 设置为顶层实体 在 Quartus 主界面中选择 File Create Update Create Symbol File for Current file 然后在出现的对话框中单击确定按钮 即可创建一个代表现行文件功能的符 号文件 3 3 将 将 led bsfled bsf 模块添加到模块添加到 Quartus Quartus 顶层模块顶层模块 在 Quartus 主界面下 led test bdf 窗口中的任意处双击 弹出添加符号对话框 如图 2 3 所示 在 Project 下选择 led 在右边的窗口出现一个大的符号 这就是由 led v 源文件生 成的模块符号 单击 OK 关闭 Symbol 对话框 led 符号被附在鼠标指针上 可在 led text bdf 窗 口中的适当位置上放置该符号 在 Quartus 主界面中选择 File Save 来保存 Quartus 顶层文件 led test bdf 图 2 3 4 4 添加引脚和其他基本单元 添加引脚和其他基本单元 执行下面步骤为顶层模块添加输出引脚 在模块编辑工具栏中单击按钮 插入图 2 4 所示符号对话框 在图 2 4 中单击 C altera 91 quartus libraries 文件夹钱的 将其展开 再分别 单击 primitives 和 pin 文件夹 在 pin 文件夹中选择 output 组件 单击 OK 关闭 Symbol 对话框 在 led 符号左侧的空白处单击 插入一个 output 引脚符号 拖动引脚符号连接到 led 符号输出口 双击个引脚符号 进行引脚命名 将与 led 符号 led 7 0 连接的引脚命名为 led 7 0 如图 2 5 所示 在 Quartus 主界面中选择 File Save 保存 bdf 文件 图 2 4 图 2 5 5 5 选择器件型号 选择器件型号 这一步其实已经在第一步创建工程时完成了 这里只是让了解 在工程创建好后仍然 可以选择并修改器件型号 在 Quartus 主界面下 选择 Assignments Device 打开如图 2 6 所示对话框 在该 对话框中指定所需的目标器件机型号 本试验为 EP1C6Q240C8 图 2 6 6 6 分配引脚 分配引脚 同学可根据自己的核心板选择相应的引脚进行分配 led 0 50 led 1 53 led 2 54 led 3 55 led 4 176 led 5 47 led 6 48 led 7 49 在 Quartus 主界面下 选择 Assignments Pins 打开如图 2 7 所示对话框 输入各引脚名称 在 Location 栏中选择相应的引脚 也可以在 Location 栏中输入 引脚号来快速定位 最终分配结果如图 2 7 所示 选择 File Save 来保存分配 然后关闭 Assignment Editor 窗口 图 2 7 6 6 器件和引脚的其他设置 器件和引脚的其他设置 单击图 2 6 中的 Device Pin Options 对话框 在该对话框中选择 Configuration 按 图 2 8 进行设置 在 Device Pin Options 对话框中选择 Unused Pins 选项卡进行没有使用 引脚的设置 按照图 2 9 所示将未使用引脚设置为高阻输入 图 2 8 图 2 9 3 3 设置编译选项并编译硬件系统 设置编译选项并编译硬件系统 1 1 设置编译选项 设置编译选项 在图 2 6 左边框中选择相应的设置选项进行设置 本实验采用默认的编译设置 不进 行任何修改 2 2 编译硬件系统 编译硬件系统 如图 2 1 所示 在 Project Navigator 窗口中选择 File 右键单击 led test bdf 文 件 在弹出的快捷菜单中单击 Set at Top level Entity 选项 将 led test bdf 设置 为顶层实体 在 Quartus 主界面下 选择 Processing Start Compilation 进行全程编译 也 可以选择工具栏上的启动编译 若在编译过程中发现错误 找出并更正错误 直至编译 成功为止 编译结果显示在 Compilation Report 窗口中 3 3 查看编译报告 查看编译报告 编译结束后 对话框显示消息 Full compilation was successful 单击 OK 进入 Compilation Report 窗口 如图 3 1 所示 图 3 1 4 4 下载硬件设计到目标 下载硬件设计到目标 FPGAFPGA 成功编译硬件系统后 将产生 led test sof 的 FPGA 配置文件输出 下面简单介绍将 SOF 文件下载到目标 FPGA 器件的步骤 将短跳线接帽跳接到 SmartSOPC 实验箱上 JP6 的 LED0 LED7 使 LED1 LED8 分别 与 FPGA 引脚 50 53 55 176 和 47 49 相连 通过 ByteBlaster 下载电缆连接实验箱 JTAG 口和主计算机 接通实验箱电源 在 Quartus 主界面中选择 Tools Programm