时分秒可调计时器

1 实验六 时分秒可校的定时器电路设计实验六 时分秒可校的定时器电路设计 摘要 本时分秒可校的定时器基于 FPGA 完成 以 ALTERA Cyclone II EP2C8Q208C8N 芯片为核 心 软件部分用 Quartus 软件编写仿真 用硬件描述语言 VHDL 实现模块化程序设计 硬件 以按键作为定时按钮 以六个数码管分别显示时分秒的计数信息 定时范围为 10 秒 24 时 59 分 59 秒 精度为 1 秒 并在计时结束后实现声光报警 实现了题目要求的基本功能 利 用模式设定和转换的方法实现设计要求 并在时间设定的过程中数码管有闪烁提示 这也是 本实验的创新所在 该定时器具有电路简单 人性化控制等优点 一 实验功能指标要求 一 实验功能指标要求 基本功能基本功能 1 设计一时分秒可校的定时器 定时范围为 10 秒 24 时 59 分 59 秒 精度为 1 秒 2 能同时显示时分秒信息 LED 数码管 3 定时时间到能发出声光警告信号 扩展功能扩展功能 1 设置时分秒时分别显示对应的两个数码管 2 增加暂停按钮 可在倒计时过程中选择暂停计时切换 3 按键去抖动 二 实验原理框图 二 实验原理框图 实验模块实验模块 1 时钟分频模块 timediv 其中 功能模块分功能模块分为 1 分频 2 按键去抖模块 qudou 2 倒计时 3 功能模块 cnttime 3 状态选择 4 译码模块 4 置数 它们之间的控制关系为它们之间的控制关系为 操作流程操作流程 按下状态切换按钮 mode 进入小时设定状态 设定小时时间后再按 mode 进入分 钟设定状态 同理 设定好秒的时间后 按下 mode 开始倒计时 在倒计时过程中 按 下 clr 清零按钮 则时间清零 按下暂停按钮 en 则停止计时 时间到后 FPGA 警报 三 方案设计 系统的模块结构 三 方案设计 系统的模块结构 1 1 系统设计方案系统设计方案 作为时分秒可校倒计时电路的设计 经小组讨论 我们将设计思路划分为 4 个部分 置 置置 数数 时时 分分 秒秒 倒倒 计计 时时 蜂蜂 鸣鸣 数码管显示数码管显示状态切换状态切换 2 数 倒计时 数码管显示和蜂鸣器 经过多次实践 觉得应当使用模式转换的方式可以使得 设计更容易实现 将置数和倒计时划在 4 个不同的模式中 通过模式转换实现状态转换 在 时分秒信息显示的问题上 使用 7 段译码的方式加以实现 蜂鸣器则加载到设计结尾 2 2 单元电路设计单元电路设计 对于这个设计我们决定实现置数 倒计时 时分秒显示和蜂鸣器 4 个单元模块 作为时 分秒可校的计时器电路 首先想到的是三个计时部分的时间设定和倒计时 在可设范围内如 何实现 经过小组成员的热烈讨论 我们决定使用模式的设定和转换的方法实现 首先是四 个状态的转换 分别是清零 设定小时时间 设定分钟时间 设定秒钟时间 为它们分别设 定一种模式 通过模式转换实现状态控制 在时间设定的过程中 我们想到在 2Hz 分频信号 的作用下 通过数码管的动态扫描计数对数码管进行动态扫描 从而在时间设定的过程中有 数码管闪烁提示 在各模块的倒计时过程中 在 1Hz 的分频信号作用下 通过递减计数 时 分秒模块分别实现倒计时功能 再通过十进制转 BCD 码和 7 段译码作用实现时分秒信息的显 示 在最后倒计时结束的时候 系统经过判断 发出蜂鸣提示 四 系统实现过程四 系统实现过程 原理框图及顶层文件 功能模块的 VHDL 程序见附录 六 附录六 附录 五 个人负责模块介绍及感想五 个人负责模块介绍及感想 我负责的是分频模块和置数模块 我负责的是分频模块和置数模块 1 分频模块 分频模块作用是产生不同频率的时钟信号 为不同的模块提供所需要的 分频模块 分频模块作用是产生不同频率的时钟信号 为不同的模块提供所需要的 时钟脉冲 本实验需时钟脉冲 本实验需 1HZ 1KH 2HZ 三种时钟脉冲 三种时钟脉冲 1HZ 为时钟提供脉冲 为时钟提供脉冲 1KHZ 为蜂为蜂 鸣器时钟 鸣器时钟 2HZ 为数码管闪烁时钟 原理 首先通过计算得出为数码管闪烁时钟 原理 首先通过计算得出 N N 输入时钟信号输入时钟信号 输出时钟输出时钟 信号信号 值 通过计数器当计数到值 通过计数器当计数到 N 2 1 时 将输出电平翻转依次 同时使计数复位 依次循时 将输出电平翻转依次 同时使计数复位 依次循 环进行 就得到了所需频率 环进行 就得到了所需频率 2 置数模块 置数模块作用是使时钟显示在一特定的值 通过 置数模块 置数模块作用是使时钟显示在一特定的值 通过 mode 状态切换按钮 状态切换按钮 在四个状态之间切换 使程序处于置数状态 分为时 分 秒三个置数状态 当处于置数状在四个状态之间切换 使程序处于置数状态 分为时 分 秒三个置数状态 当处于置数状 态时 按态时 按 INC 键则显示数字加一 直到加到预定的数值 当数值设置完后 按键则显示数字加一 直到加到预定的数值 当数值设置完后 按 MODE 键状键状 3 态切换 返回正常级数状态 如此就形成了置数了功能 态切换 返回正常级数状态 如此就形成了置数了功能 3 感想 通过这次的的实验设计 我学到了好多课本上没有的知识 我对分频器的原 感想 通过这次的的实验设计 我学到了好多课本上没有的知识 我对分频器的原 理有了深入的了解 对于理有了深入的了解 对于 quartus2 的更加熟练 同时在实验过程中 体会到了团对合作的的更加熟练 同时在实验过程中 体会到了团对合作的 重要性 提高了同学之间的默契度 同时在实验中 暴露出了我们许多的不足之处 对于重要性 提高了同学之间的默契度 同时在实验中 暴露出了我们许多的不足之处 对于 VHDL 语言特点还不能完全应用 这方面我们还需努力 有了这次的经验 我们下次定能做语言特点还不能完全应用 这方面我们还需努力 有了这次的经验 我们下次定能做 的更好的更好六 附录六 附录 系统综合结果 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity cnttime is port clk in std logic 时钟输入 50MHZ clr in std logic 清零端 en in std logic 暂停信号 mode in std logic 模式选择信号 inc in std logic 置数信号 seg7 out std logic vector 7 downto 0 7 段显示控制信号 abcdefgh scan out std logic vector 5 downto 0 数码管地址选择信号 buz out std logic 蜂鸣器 end architecture one of cnttime is signal state std logic vector 1 downto 0 定义四种状态 signal qhh qhl qmh qml qsh qsl std logic vector 3 downto 0 时分秒的高位和低位 signal data std logic vector 3 downto 0 signal cnt integer range 0 to 5 扫描数码管的计数器 4 signal clk1khz clk1hz clk2hz std logic 1khz 1hz 2hz 的分频信号 signal blink std logic vector 2 downto 0 闪烁信号 signal inc reg std logic signal sec min integer range 0 to 59 signal hour integer range 0 to 23 signal buz reg std logic 0 蜂鸣器锁存 0 为不响 begin 1KHZ 分频 process clk variable count integer range 0 to 24999 begin if clk event and clk 1 then if count 24999 then clk1khz not clk1khz count 0 else count count 1 end if end if end process 1HZ 分频 process clk1khz variable count integer range 0 to 499 begin if clk1khz event and clk1khz 1 then if count 499 then clk1hz not clk1hz count 0 else count count 1 end if end if end process 2Hz 分频 用于数码管闪烁 process clk1khz variable count integer range 0 to 249 begin if clk1khz event and clk1khz 1 then if count 249 then clk2hz not clk2hz count 0 else count count 1 end if end if end process 模式转换 process mode clr begin if clr 0 then state 00 elsif mode event and mode 1 then state state 1 end if 5 end process 状态控制 process clk1hz state en clr hour sec min begin if en 0 then hour hour min min sec sec elsif clr 0 then hour 0 min 0 sec 0 buz regif sec 0 then 模式 0 正常计时 if min 0 then if hour 0 then sec 0 buz reg 1 else min 59 sec 59 hour hour 1 end if else min min 1 sec 59 end if else sec if inc 0 then if inc reg 0 then inc reg 1 模式 1 设定小时时间 if hour 23 then hour 0 else hour hour 1 end if end if else inc reg if inc 0 then 模式 2 设定分钟时间 if inc reg 0 then inc reg 1 if min 59 then min 0 else min min 1 end if end if else inc reg if inc 0 then 模式 3 设定秒钟时间 6 if inc reg 0 then inc reg 1 if sec 59 then sec 0 else sec sec 1 end if end if else inc regblinkblinkclk2hz others 0 when 10 blinkclk2hz others 0 when 11 blinkclk2hz others 0 end case end process 秒计数器的十进制转 BCD 码 process sec begin case sec is when 0 10 20 30 40 50 qslqslqslqslqslqslqslqslqslqslnull end case case sec is when 0 1 2 3 4 5 6 7 8 9 qshqshqshqshqshqshnull 7 end case end process 分计数器的十进制转 BCD 码 process min begin case min is when 0 10 20 30 40 50 qmlqmlqmlqmlqmlqmlqmlqmlqmlqmlnull end case case min is when 0 1 2 3 4 5 6 7 8 9 qmhqmhqmhqmhqmhqmhnull end case end process 小时计数器的十进制转 BCD 码 process hour begin case hour is when 0 10 20 qhlqhlqhlqhlqhlqhlqhlqhlqhlqhlnull end case case hour is 8 when 0 1 2 3 4 5 6 7 8 9 qhhqhhqhhnull end case end process 数码管动态扫描计数 process clk1khz begin if clk1khz event and clk1khz 1 then if cnt 5 then cnt 0 else cntdata qsl or blink 0 scandata qsh or blink 0 scandata qml or blink 1 scandata qmh or bl