实用计数器的VHDL设计

杭州电子科技大学 EDA 技术实验技术实验 实验名称 计数器的 VHDL 设计 学学 院院 通信工程通信工程 班班 级级 通信三班通信三班 学学 号号 14081331 姓姓 名名 杨海清杨海清 指导教师指导教师 居建林居建林 2016 年年 10 月月 31 日日 实用计数器的实用计数器的 VHDL 设计设计 1 实验目的实验目的 完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计 十六进制 7 段 数码显示译码器的设计实验 2 实验内容实验内容 根据所给例子完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计 编写 相应代码并进行仿真 1 十进制计数器的设计十进制计数器的设计 代码 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT10 IS PORT CLK RST EN LOAD IN STD LOGIC DATA IN STD LOGIC VECTOR 3 DOWNTO 0 DOUT OUT STD LOGIC VECTOR 3 DOWNTO 0 COUT OUT STD LOGIC END CNT10 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS CLK RST EN LOAD VARIABLE Q STD LOGIC VECTOR 3 DOWNTO 0 BEGIN IF RST 0 THEN Q OTHERS 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF LOAD 0 THEN Q DATA ELSE IF Q 0 END IF END IF END IF END IF IF Q 1001 THEN COUT 1 ELSE COUT 0 END IF DOUT Q END PROCESS END behav 仿真结果 2 移位寄存器的 移位寄存器的 VHDL 设计设计 代码 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY SHFT IS PORT CLK LOAD IN STD LOGIC QB OUT STD LOGIC DIN IN STD LOGIC VECTOR 7 DOWNTO 0 DOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 END SHFT ARCHITECTURE behav OF SHFT IS SIGNAL REG8 STD LOGIC VECTOR 7 DOWNTO 0 BEGIN PROCESS CLK LOAD BEGIN IF CLK EVENT AND CLK 1 THEN IF LOAD 1 THEN REG8 DIN ELSE REG8 6 DOWNTO 0 REG8 7 DOWNTO 1 END IF END IF END PROCESS QB REG8 0 DOUT 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF Q 0 END IF END IF END IF CASE Q IS WHEN 0000 LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL END CASE END PROCESS END 仿真结果 在每个 CLK 上升沿 输出数据都上升一位 按照 7 段译码器 实现了自动移位和计数的 功能 四 实验总结四 实验总结 这次实验中 我对电路的设计