TTL集成逻辑门电路

实验一实验一 TTL 集成逻辑门电路集成逻辑门电路 预习部分预习部分 一 实验目的一 实验目的 1 掌握 TTL 集成与非门的逻辑功能和主要参数的测试方法 2 掌握用与非门构成其他常用门电路的方法 3 熟悉数字电路实验箱的结构 基本功能和使用方法 二 实验原理二 实验原理 本实验采用的集成芯片有 2 输入四与非门 74LS00 4 输入双与非门 74LS20 2 输入四 异或门 74LS86 等 其引脚排列如图 3 1 1 所示 图 3 1 1 三种集成逻辑门电路的引脚排列 1 与非门的逻辑功能 与非门的逻辑功能是 当输入端中有一个或一个以上是低电平时 输出端为高电平 只有当输入端全部为高电平时 输出端才是低电平 即有 0 得 1 全 1 得 0 其逻辑表达式为 ABY 2 异或门的逻辑功能 异或门的逻辑功能是 当两输入端的逻辑状态相异时 即一个输入端为高电平时 另 一个为低电平 输出端为高电平 而当两输入端的逻辑状态相同时 即同为高电平或低电 平 输出端才是低电平 其逻辑表达式为BABABAY TTL 电路厂家规定 输出在 0 0 8V 之间为低电平 即逻辑 0 在 2 4 5V 之间为 高电平 即逻辑 1 本实验所用的高低电平信号由实验箱的逻辑开关输出插口提供 开 关向上 输出逻辑 1 向下为逻辑 0 输出采用发光二极管 LED 显示 亮为逻辑 1 不亮为逻辑 0 3 与非门的电压传输特性 门的输出电压Uo随输入电压Ui而变化的曲线Uo f Ui 称为门的电压传输特性 通 过它可读得门电路的一些重要参数 如输出高电平 UOH 输出低电平UOL 阈值电平UT等值 测试电路如图 3 1 2 所示 采用逐点测试法 即调节RW 逐点测得Ui及UO 然后绘成曲线 图 3 1 2 与非门传输特性测试 三 预习要求三 预习要求 1 复习教材中有关内容 2 推导出用与非门实现与 或 或非等逻辑关系的逻辑表达式 并在 multisim 中进 行仿真验证 3 画出实验中各逻辑关系的逻辑电路图并根据所给集成片的引脚排列分配好各引脚 四 思考题四 思考题 在实际应用中若用 74LS20 来实现 Y 时 多余的输入端应如何处理 AB 实验部分实验部分 一 一 实验设备与器材实验设备与器材 表 3 1 1 实验设备与器材 序号名称型号与规格数量备注 1直流电源 5V 1 2直流电压表1 3数电实验装置1 474LS001 574LS201 674LS861 二 实验内容二 实验内容 1 验证 TTL 集成逻辑门的逻辑功能 图 3 1 1 所示各逻辑门的功能测定 门的各输入端接逻辑开关输出插口 输出端接 由 LED 发光二极管组成的显示插口 按表 3 1 2 和表 3 1 3 的真值表逐个测试各集成块中 逻辑门的逻辑功能 用 与非 门组成各种逻辑门的功能测定 用 与非 门组成 非 门 与 门 或 门 或非 门 测定其功能填入表 3 1 2 中 表 3 1 2 和表 3 1 3 中各输出关系如下 ABCD YB AY BAYBAYAB YA YABY 76 54321 表 3 1 2 数据记录 输入输 出 逻辑电平 实测电平 ABY1Y2Y3Y4Y5Y6 00 01 10 11 表 3 1 3 数据记录 输 入输 出 逻辑电平 实测电平 ABCDY7 0111 1011 1101 1110 1111 2 测与非门的电压传输特性 采用逐点测试法 按图 3 1 2 接线 调节电位器 RW 使 Ui从 0V 向高电平变化 逐点测量 Ui和 Uo的对应值 记入表 3 1 4 中 表 3 1 4 实测数据记录 Ui V 00 20 40 60 80 91 01 21 52 03 04 0 Uo V 三 实验报告三 实验报告 1 记录 整理实验结果 并对结果进行分析 2 画出实测的电压传输特性曲线 并从中读出各有关参数值 四 四 TTL 集成电路使用规则集成电路使用规则 1 接插集成块时 要认清定位标记 不得插反 2 电源电压使用范围为 4 5V 5 5V 之间 实验中要求使用 Ucc 5V 电源极 性绝对不允许接错 3 闲置输入端处理方法 1 悬空 相当于正逻辑 1 对于一般小规模集成电路的数据输入端 实验时允许 悬空处理 但易受外界干扰 导致电路的逻辑功能不正常 因此 对于接有长线的输入端 中规模以上的集成电路和使用集成电路较多的复杂电路 所有控制输入端必须按逻辑要求 接入电路 不允许悬空 2 直接接电源电压 Vcc 也可以串入一只 1 10K 的固定电阻 或接至某一固定电 压 2 4 V 4 5V 的电源上 或与输入端为接地的多余与非门的输出端相接 3 若前级驱动能力允许 可以与使用的输入端并联 4 输入端通过电阻接地 电阻值的大小将直接影响电路所处的状态 当 R 680 时 输入端相当于逻辑 0 当 R 4 7 K 时 输入端相当于逻辑 1 对于不同系列的器 件 要求的阻值不同 5 输出端不允许并联使用 集电极开路门 OC 和三态输出门电路 3S 除