TLC5510AD采样控制逻辑实验报告.doc

如何使用SignalTapII调试FPGA中AD采样控制逻辑07110401 于露一、实验原理SignalTap II是QuartusII软件平台中集成的逻辑分析仪模块，同时Cyclone系列FPGA内部还嵌入了逻辑分析硬核，也即是实际负责采样并将数据发送给SignalTapII的硬件模块。该逻辑分析模块对待测节点的数据进行捕获，数据通过JTAG接口从FPGA传送到Quartus II软件中显示。使用SignalTap II无需额外的逻辑分析设备，只需将一根JTAG接口的下载电缆连接到要调试的FPGA器件。SignalTap II对FPGA的引脚和内部的连线信号进行捕获后，将数据存储在一定的RAM块中。因此，需要用于捕获的采样时钟信号和保存被测信号的一定点数的RAM块（Cyclone系列FPGA带有RAM资源）。1.1系统框架FPGA和高速AD/DA模块的组成如图1，由两个模块组成：FPGA模块和高速AD/DA模块。基于此模块可以完成任意信号发生器的设计和简易示波器的设计等等实验。本模块中FPGA采用ALTERA公司的Cyclone系列EP1C3T144C8芯片，DAC芯片采用DAC0800，ADC芯片采用TI的TLC5510。图1 FPGA和高速AD/DA模块框图1.2 FPGA模块tlc5510TLC5510是CMOS、8位、20MSPS模拟/数字转换器（ADC），它利用了半闪速结构。TLC5510用单5V电源工作，消耗功率100mW(典型值)，具有内部采样和保持电路，具有高阻抗方式的并行口以及内部基准电阻（内部基准电阻使用VDDA可以产生标准的2V满度转换范围）。半闪速结构减少了功率损耗和晶片尺寸。通过在2步过程（2-step process）中实现转换，可大大减少比较器的数目。转换数据的等待时间为2.5个时钟。 FPGA与TLC5510的接口电路图如图二所示：FPGA_IO1提供TLC5510工作时钟。FPGA_IO29接收TLC5510的采样数据。FPGA_IO10为TLC5510提供输出使能信号OE，低电平有效。 图2 FPGA与TLC5510的接口电路图1.3DAC电路图2是高速DA电路部分。R619和R618电位器为DAC的参考电压调节电阻，U604B和U605B为DAC的后级滤波电路。TP601、TP602分别是两路DAC输出。图3 高速DA电路1.4 ADC电路图3是高速AD电路部分，包括信号调理部分和ADC。模拟电压信号从TP603输入，信号调理电路包括U607A和U607B为输出，R630为电压放大倍数调节，R634为电压偏置调节。调理电路输出信号的调节步骤：（1）首先，调节信号发生器的输出，使其经过两级运放后的信号AIN（即NE5532的第7脚）电压幅度在0.62.6V之间。如果直接调节信号发生器不能满足要求，则进行如下两步；（2）调节R630使信号AIN（即NE5532的第7脚）的V-VP值为2V；（3）调节R634，同时示波器调到直流档，调节信号AIN电压范围在0.62.6V之间。以上三个步骤查看电压电压范围的时候，是用示波器看NE5532的第7脚的信号。【注意】：调节R630和R634要小心，不能过度旋转等野蛮操作；示波器探头接触NE5532的第7脚时一定要小心，避免短路；图4 ADC电路部分二、程序分析- Title: TLC5510模数转换芯片驱动- Project: TLC5510- File: TLC5510.vhd- Author/Designer: ningc- Organization: njnu- Last update: 2011/3/16- Synthesizers: Quartus II 4.0 - Windows XP- Simulators: Quartus II 4.0 / ModelSim SE 5.8d - Windows XP- Dependency: - Discription: TLC5510精度8位，采样转换速率20MSPS，最高输入频率20MHz。- ADCLK: TLC5510的CLK- D7.0: AD output sampled data- DATA7.0: latched data by FPGA, output forward-ADOE: 使能 Not needed yet, OE signal of TLC5510 is tied to GND- Revision Number: 1- Date of Change: 2011/3/16- Modifier: Mac- Discription:去除复位、使能控制及锁存信号输出-LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY TLC5510 ISPORT( CLK50M : IN STD_LOGIC; -50M CLOCKDIN: INSTD_LOGIC_VECTOR(7 DOWNTO 0);-8位AD数据ADCLK: OUTSTD_LOGIC; -TLC5510的CLKDATA: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)-8位数据 );END ENTITY TLC5510;ARCHITECTURE behavioural OF TLC5510 ISTYPE ADS_STATES IS (State0_typ,State1_typ);SIGNALsta_G_CurrentState:ADS_STATES;SIGNAL sta_G_NextState :ADS_STATES;SIGNAL CNT1 : STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL CNT2 : STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL CLK10M : STD_LOGIC; - 10MHz Clock, SignalTapII sample clockSIGNAL CLK2M : STD_LOGIC; - 2MHz Clock, 采样控制ctl_GP_LatchFlag输入SIGNAL ctl_GP_LatchFlag :STD_LOGIC;BEGIN PROCESS(CLK50M) BEGIN IF(CLK50MEVENT AND CLK50M = 1)THEN /时钟上升沿 IF(CNT1=4) THEN /50M CLOCK五分频 CNT1 = 000; CLK10M = 1; ELSE CNT1 = CNT1+1; CLK10M = 0; END IF; END IF; END PROCESS; PROCESS(CLK10M) BEGIN IF(CLK10MEVENT AND CLK10M = 1)THEN /时钟上升沿 IF(CNT2 = 4) THEN / SignalTapII sample clock五分频 CNT2 = 000; CLK2M = 1; ELSE CNT2 = CNT2+1; CLK2M ADCLK = 1 ; ctl_GP_LatchFlag = 1 ; -DCLK = 0;sta_G_NextState ADCLK = 0 ; ctl_GP_LatchFlag = 0 ; -DCLK = 1;sta_G_NextState ADCLK =0 ; ctl_GP_LatchFlag = 0 ; -DCLK = 1;sta_G_NextState = State0_typ;END CASE;END PROCESS COM;REG:PROCESS (CLK2M)-状态机驱动进程BEGIN IF(CLK2MEVENT AND CLK2M = 1)THEN /上升沿sta_G_CurrentState = sta_G_NextState; /将下一个状态赋值给当前状态END IF; END PROCESS REG;LATCH:PROCESS(ctl_GP_LatchFlag)-ctl_GP_LatchFlag /上升沿锁存数据BEGINIF ctl_GP_LatchFlagEVENT AND ctl_GP_LatchFlag = 1 THEN /上升沿 DATA = DIN; /