EDA技术实验2

实验3 4位二进制加法计数器设计 1 实验目的通过实验让读者掌握时序逻辑电路的VerilogHDL文本输入设计法 通过对设计电路的仿真和硬件验证 让读者进一步了解计数器的功能和特性 1 编辑4位二进制加法计数器的源程序首先参照预备知识和第11章给出的步骤 利用Quartus 6 0完成4位二进制加法计数器的VerilogHDL源程序和仿真测试等步骤 给出 cnt16 v v 的仿真波形 最后在实验系统上进行硬件测试 实际验证本项设计的功能 4位二进制加法计数器的VerilogHDL源程序cnt16 v如下 2 实验内容 modulecnt16 v clrn clk q cout inputclrn clk output 3 0 q outputcout reg 3 0 q regcout always posedgeclkornegedgeclrn beginif clrn beginq 4 b0000 cout 0 endelsebeginq q 1 cout q 3 endendendmodule 4位二进制加法计数器VerilogHDL描述 实验3程序 timescale1ns 1ns include cnt16 v v modulecnt16 v tp 测试模块的名字regclk clrn 测试输入信号定义为reg型wirecout wire 3 0 q 测试输出信号定义为wire型parameterDELY 100 cnt16 vmycount clrn clk q cout 调用测试对象always DELY 2 clk clk 产生时钟波形initialbegin 激励信号定义clk 0 clrn 1 DELYclrn 0 DELYclrn 1 DELY 20 finish end 定义结果显示格式initial monitor time clk b clrn b cout b q d n clk clrn cout q endmodule 4位二进制加法计数器设计仿真程序 在cnt16 v源程序中 clk是计数器的时钟输入端 clrn是复位控制输入端 低电平有效 q 3 0 是计数器的状态输出端 cout是进位输出端 分别进行编译 综合 仿真 并对其仿真波形图3作出分析说明 4位二进制加法计数器的仿真波形如图3所示 2 引脚锁定本实验选择的目标芯片为EPM7128SLC84 15 采用GW48EDA实验平台的实验电路结构No 1进行硬件验证 3 实验报告 根据以上的实验内容写出实验报告 包括程序设计 软件编译 仿真分析 硬件测试和详细实验过程 给出程序分析报告 仿真波形图及其分析报告 4 思考题用VerilogHDL文本输入设计法设计1位十进制加法计数器 并仿真和硬件验证设计电路的正确性 实验3 4位二进制加法计数器设计 1 实验目的通过实验让读者掌握时序逻辑电路的VerilogHDL文本输入设计法 通过对设计电路的仿真和硬件验证 让读者进一步了解移位寄存器的功能和特性 实验4 8位右移移位寄存器设计 2 实验内容 1 编辑8位右移移位寄存器的源程序利用Quartus 6 0完成 VerilogHDL源程序和仿真测试等步骤 给出 sreg8 v v 的仿真波形 最后在实验系统上进行硬件测试 实际验证本项设计的功能 8位右移移位寄存器的VefilogHDL源程序sreg8 v如下 实验4 8位右移移位寄存器设计 modulesreg8 v clr clk dsr ldn d q inputclr clk dsr ldn input 7 0 d output 7 0 q reg 7 0 q always posedgeclkorposedgeclr beginif clr beginq 8 b00000000 endelseif ldn beginq d endelsebeginq 6 0 q 7 1 q 7 dsr endendendmodule timescale1ns 1ns include sreg8 v v modulesreg8 v tp 测试模块的名字regclk clr dsr ldn 测试输入信号定义为reg型reg 7 0 d wire 7 0 q 测试输出信号定义为wire型parameterDELY 100 sreg8 vmycount clr clk dsr ldn d q 调用测试对象always DELY 2 clk clk 产生时钟波形initialbegin 激励信号定义clk 0 clr 1 dsr 1 ldn 1 d 45 DELYclr 0 DELY 4 ldn 0 DELYldn 1 DELY 2 dsr 0 DELYdsr 1 DELY 30 finish end 定义结果显示格式initial monitor time clk b clr b dsr b ldn b d h q h n clk clr dsr ldn d q endmodule 实验4 8位右移移位寄存器设计仿真程序 实验4 8位右移移位寄存器设计仿真波形 2 引脚锁定本实验选择的目标芯片为EPM7128SLC84 15 采用GW48EDA实验平台的实验电路结构No 6进行硬件验证 实验4 8位右移移位寄存器设计 3 实验