第3章FPGA的结构9.18

1 1 EDA技术实用教程 第3章FPGA CPLD结构与应用 1 2 2 PLD是70年代发展起来的新型可编程逻辑器件 借助于EDA可快速 方便构建数字系统 PROM和PLA器件 GAL器件 FPGA器件 EPLD器件 CPLD器件 内嵌复杂功能模块的SoPC 2 3 3 3 1概述 图3 1基本PLD器件的原理结构图 3 4 4 3 1概述 3 1 1可编程逻辑器件的发展历程 4 5 5 3 1概述 3 1 2可编程逻辑器件的分类 图3 2PLD按集成度分类 5 6 6 3 1概述 可编程逻辑器件从结构上分为两大类器件 一类是乘积项结构器件 其基本结构为 与 或 阵列的器件 大部分PLD和CPLD都属于这个范畴 另一类是查找表结构器件 由简单的查找表组成可编程门 再构成阵列形式 FPGA属于这类器件 6 7 7 3 1概述 从编程工艺上分类 1 熔丝型器件 根据设计的熔丝图文件来烧断对应的熔丝 达到编程的目的2 反熔丝型器件 在编程处通过击穿漏层使两点之间获得导通3 EPROM型 紫外线擦除电可编程逻辑器件4 EEPROM型 电可擦写编程器件 大部分CPLD及GAL采用此类结构5 SRAM 查找表结构器件6 Flash型 7 8 8 3 2简单可编程逻辑器件原理 3 2 1电路符号表示 图3 3常用逻辑门符号与现有国标符号的对照 8 9 9 3 2简单可编程逻辑器件原理 3 2 1电路符号表示 图3 4PLD的互补缓冲器图3 5PLD的互补输入图3 6PLD中与阵列表示 9 10 10 3 2简单可编程逻辑器件原理 3 2 1电路符号表示 图3 7PLD中或阵列的表示图3 8阵列线连接表示 10 11 11 PLD的逻辑符号表示方法 输入缓冲器表示方法 与门 或门的表示方法 固定连接 编程连接 F1 A B C F2 B C D 断开 11 12 12 3 2简单可编程逻辑器件原理 3 2 2PROM 与阵列固定 或阵列可编程 12 地址译码器的逻辑函数 一个PROM器件主要由地址译码部分 PROM单元阵列和输出缓冲部分构成 图3 9PROM基本结构 与阵列 或阵列 13 13 3 2简单可编程逻辑器件原理 3 2 2PROM 图3 10PROM的逻辑阵列结构 13 14 14 3 2简单可编程逻辑器件原理 3 2 2PROM 图3 11PROM表达的PLD阵列图 14 15 15 3 2简单可编程逻辑器件原理 3 2 2PROM 图3 12用PROM完成半加器逻辑阵列 PROM只能用于组合电路的可编程用途上 因为输入变量的增加会引起存储容量的增加 这种增加是按2的幂次增加的 变量多时 存储单元的利用效率大大降低 15 F0 A0A1 A0A1F1 A1A0 16 16 3 2简单可编程逻辑器件原理 3 2 3PLA 图3 13PLA逻辑阵列示意图 由于与阵列不采用全译码的方式 因此需要把逻辑函数化成最简的与或表达式 然后用可编程的与阵列构成与项 用可编程的或阵列构成或项 在有多个输出时 要尽量利用公共的与项 以提高利用率 16 与或阵列均可编程 17 17 3 2简单可编程逻辑器件原理 3 2 3PLA 图3 146 3PLA与8 3PROM的比较 18 18 3 2简单可编程逻辑器件原理 3 2 3PLA 18 虽然PLA的利用率很高 但是需要有逻辑函数的与或最简表达式 对于多输出函数需要提取 利用公共的与项 涉及的软件算法比较复杂 尤其是多输入变量和多输出的逻辑函数 处理上更加困难 此外 PLA的两个阵列均可编程 造成软件算法过于复杂 运行速度下降 19 19 3 2简单可编程逻辑器件原理 3 2 4PAL 19 PLA的利用率很高 但是与阵列 或阵列都可编程的结构 造成软件算法过于复杂 运行速度下降 人们又设计了PAL 其结构与PLA相似 也包含与阵列 或阵列 但是或阵列是固定的 只有与阵列可编程 20 20 3 2简单可编程逻辑器件原理 3 2 4PAL 或阵列固定 只有与阵列可编程 图3 16PAL的常用表示 图3 15PAL结构 20 21 21 3 2简单可编程逻辑器件原理 3 2 4PAL 21 从PLA的结构可知 各个逻辑函数输出化简 不必考虑公共的乘积项 送到或门的乘积项数目是固定的 大大化简了设计算法 同时也使单个输出的乘积项为有限 上述3 16只有两个乘积项 对于多个乘积项 PAL通过输出反馈和互连的方式解决 即允许输出端的信号再溃入下一个与阵列 如图3 17所示 22 22 图3 17一种PAL16V8的部分结构图 有时序 22 23 可编程阵列逻辑PAL 与阵列可编程 或阵列固定 用积之和的形式实现逻辑函数 乘积项个数固定 按输出和反馈结构分几种类型 专用输出基本门阵列结构 带反馈可编程I O结构 带反馈的寄存器输出结构 宏单元输出结构 24 三输入三输出PAL结构 25 25 3 2简单可编程逻辑器件原理 3 2 5GAL 1985年 Lattice在PAL的基础上 设计出了GAL 即通用阵列逻辑器件 GAL首次在PLD上采用了EEPROM工艺 使得GAL具有电可擦除重复编程的特点 彻底解决了熔丝型可编程器件的一次可编程问题 GAL在 与 或 阵列结构上沿用了PAL的与阵列可编程 或阵列固定的结构 但对PAL的I O结构进行了较大的改进 在GAL的输出部分增加了输出逻辑宏单元OLMC 25 26 26 图3 15PAL结构 3 2 5GAL 26 27 27 3 可编程通用阵列逻辑GAL 与阵列 或阵列 输出逻辑宏单元 门阵列 与阵列可编程 或阵列固定 与阵列 或阵列都可编程 输出宏单元OLMC OutputLogicMacroCell 可通过结构控制字构成不同功能组合 可配置成组合输出 专用输入 组合输出双向口 寄存器输出 寄存器输出双向口等 内含或阵列 异或门 正边沿D触发器 数据多路开关 28 28 宏单元逻辑图 29 29 3 3CPLD的结构与工作原理 29 除GAL外 许多简单的PLD器件在实用中以被淘汰 现在的可编程逻辑器件以大规模集成电路工艺制造的CPLD FPGA为主 简单PLD器件被取代的原因如下 1 阵列规模较小 资源不够用于设计数字系统 2 片内寄存器资源不足 3 I O不够灵活 如三态控制等 限制了片内资源的利用率 4 编程不便 需要专用的编程工具 30 30 3 3CPLD的结构与工作原理 30 CPLD即复杂可编程逻辑器件 是从GAL的结构扩展而来 在流行的CPLD中 Altera的MAX7000S系列器件具有一定的典型性 MAX7000包含32 256个宏单元 其单个宏单元结构如下图所示 每16个宏单元组成一个逻辑阵列块 LAB 每个宏单元含有一个可编程的与阵列和固定的或阵列 以及一个可配置寄存器每个宏单元的共享扩展乘积项和高速并联乘积项 他们可向每个宏单元提供多达32个乘积项 以构成复杂的逻辑函数 31 31 在系统编程芯片MAX7000S是Altera公司生产的CPLD可编程逻辑器件之一 下图是PLCC封装84端子的引脚图 64个I O引脚 集成度大于GAL22V10的称为复杂的PLD 反之简单PLD 32 32 MAX7000系列器件逻辑结构 33 33 KX康芯科技 3 3CPLD的结构与工作原理 图3 27MAX7128S的结构 1 逻辑阵列块 LAB 33 MAX7000结构中包含5个主要部分 即逻辑阵列块 宏单元 扩展乘积项 共享和并联 可编程连线阵列 I O控制块 34 34 3 3CPLD的结构与工作原理 34 一个LAB由16个宏单元的阵列组成 MAX7000结构主要是由多个LAB组成的阵列以及他们之间的连线构成 多个LAB通过可编程连线阵列 ProgrammableInterconnectArray PIA 和全局总线连接在一起 全局总线从所有的专用输入 I O引脚和宏单元馈入信号 对于LAB有下列输入信号 来自作为通用逻辑输入的PIA的36个信号全局控制信号 用于寄存器辅助功能从I O引脚到寄存器的直接输入通道 35 35 3 3CPLD的结构与工作原理 2 宏单元 35 实现组合逻辑 可以给每个宏单元提供5个乘积项 分配这些乘积项作为到或门和异或门的主要逻辑输入 以实现组合逻辑函数 36 36 MAX7000系列的单个宏单元结构 37 37 3 3CPLD的结构与工作原理 图3 28共享扩展乘积项结构 3 扩展乘积项 共享和并联扩展乘积项 这两项作为附加的乘积项直接送到LAB的任意一个宏单元中 38 38 3 3CPLD的结构与工作原理 3 扩展乘积项 图3 29并联扩展项馈送方式是宏单元中一些没有被使用的乘积项 可分配到邻近的宏单元去实现快速 复杂的逻辑函数 38 39 39 3 3CPLD的结构与工作原理 4 可编程连线阵列 PIA 相互连接构成所需的逻辑 图3 30PIA信号布线到LAB的方式 39 40 40 KX康芯科技 3 3CPLD的结构与工作原理 5 I O控制块允许每个I O引脚单独被配置为输入 输出和双向工作方式 图3 31EPM7128S器件的I O控制块 40 41 41 CPLD与低密度PAL GAL相比 在性能上有以下特点 1 与GAL器件一样 CPLD可多次编程 改写和擦除 2 CPLD采用CMOSEPROM EEPROM 闪速存储器和SRAM等编程技术 从而构成了高密度 高速度 高可靠性和低功耗的逻辑可编程器件 3 CPLD的I O端数和内含触发器可多达数百 数千个 其集成度远远高于PAL和GAL器件 4 有灵活多样的逻辑结构 可满足各种各样的数字电路系统的设计 使设计者的逻辑设计更为灵活方便 5 内部时间延时与器件结构和逻辑连接等无关 各模块之间提供了具有固定时延的快速互连通道 因此可预测时间延时 容易消除竞争冒险等现象 便于逻辑电路设计 6 对具有在系统编程能力的CPLD 设计者不需要专门的编程器 只需用单一电源和编程电缆 就可实时地对器件进行编程和校验 7 有多位加密位 且器件等效数千个逻辑门以上 因此可完全杜绝编程数据的非法抄袭 FPGA查找表单元内部结构 FPGA查找表单元 3 4FPGA的结构与工作原理 3 4 1查找表逻辑结构 43 43 KX康芯科技 3 4 2结构与原理 逻辑阵列块LAB中的单个逻辑单元LE结构 43 1 逻辑单元LE logicelement 结构图 FLEX10K内部结构 1 FPGA的结构与工作原理 46 46 进位链连通LAB中的所有LE 进位链 专用高速数据通道 LE之间约0 2ns高速向前进位 用于 高速计数器 任意位数加法器 比较器等 N 1个LE实现N位全加器 LUT分成两部分 一部分产生两输入信号及进位信号的 和 一部分产生进位输出信号 47 47 级联链 专用高速数据通道 用相邻的多个LUT分别计算函数的各个部分 实现高扇入的逻辑函数 48 48 2 逻辑阵列LAB是由一系列的相邻LE构成的 FLEX10KLAB的结构图 连续布线和分段布线的比较 连续布线 Altera基于查找表 LUT 的FPGA 快速通道 FastTrack 快速 布线延迟可预测 灵活性稍差 连续布线 每次设计重复的可预测性和高性能 50 50 CPLD和FPGA互连结构区别 CPLD连续式互连结构 各模块间有固定时延的快速互连通道 可预测时间延迟 FPGA分段式互连结构 各模块间由几种不同长度的连线经开关矩阵连接 难预测时间延迟 51 51 CPLD FPGA的区别 52 52 2 现场可编程门阵列FPGA的特点 1 SRAM结构 可无限次编程 但属易失性元件 掉电后芯片内信息丢失 通电之后 要为FPGA重新配置逻辑 FPGA配置方式有七种 请同学参考有关文献 2 内部连线结构 CPLD的信号汇总于编程内连矩阵 然后分配到各个宏单元 它的信号通路固定 系统速度可以预测 而FPGA的内连线是分布在CLB周围 而且编程的种类和编程点很多 布线相当灵活 其在系统速度方面低于CPLD的速度 3 芯片逻辑利用率 由于FPGA的LAB规模小 可分为两个独立的电路 又有丰富的连线 所以系统综合时可进行充分的优化 以达到逻辑最高的利用 4 芯片功耗 高密度可编程逻辑器件CPLD的功耗一般在0 5W 2 5W之间 而FPGA芯片功耗0 25mW 5mW之间 静态时几乎没有功耗 所以称FPGA为零功耗器件 53 53 3 5硬件测试技术 3 5 1内部逻辑测试 图3 43边界扫描电路结构 3 5 2JTAG边界扫描测试 53 54 54 3 5硬件测试技术 表3 1边界扫描IO引脚功能 3 5 2JTAG边界扫描测试 54 减少对器件的触摸和损伤不计较器件的封装形式 允许一般的存储样机制造方便支持生产和测试流程中的修改 允许现场硬件升级迅速方便地提升功能 未编程前先焊接安装 系统内编程 ISP 在系统现场重编程修改 ISP INSYSTEMPROGRAMMERBALE ISP功能提高设计和应用的灵活性 1 CPLD的ISP方式编程 2 编程与配置 此接口既可作编程下载口 也可作JTAG接口 ALTERA的ByteBlaster MV 下载接口 PC机并行口 FLEX10K的PS模式 2 FPGA的ICR配置方式ICR In CircuitReconfigurability 在线可重配置 57 3 FPGA的专用器件配置方式PC并行口配置方式适用于调试阶段 不适用于应用现场 上电自动配置方式 EPROM配置 专用配置器件配置 单片机控制配置 FlashROM配置等 专用配置器件 控制信号直接与FPGA器件的控制信号相连 所有器件不需任何外部智能控制器就可由配置器件进行配置 4 FPGA的单片机配置方式提高设计的保密性和设计的可升级性 AlteraFPGA常用配置器件 58 58 3 6FPGA CPLD产品概述 3 6 1Lattice公司CPLD器件系列 1 ispLSI器件系列 2 ispMACH4000系列 3 Lattic