Verilog练习参考答案.doc

一、问答题 1、下面哪些是正确的用户定义的标识符？对错误的标识符，指出其错误的原因。1）Help 2）2nd_item ，以数字2为首3）casex ，casex是verilog的关键字4）integer ，integer是verilog的关键字5）_na36me 6）$time 7）module ，modul是everilog的关键字8）xy_a ，不允许出现字符9）7tyr ，以数字7为首10）myex4 mp ，含有空格符 2、定义如下的变量和常量1）32位的寄存器变量buf1 reg31:0 buf1；2）整数age integer age ；3）容量为256单元、字长为16位的存储器memory reg15:0 memory255:0 ;4）长度为32的向量buf2 reg31:0 buf2 ;5）值为50的参数COUNT parameter COUNT=50 ; 3、写出下列表达式的值1） (20=5) ? 8: (263) ? 3 : 9 3 2） 9/6 1 3）4b0110&4b1100 0100 4） 4b0110&4b1100 1 5）4b0011|4b1100 1111 6）4b0011|4b1100 17） 9%6 3 8）4b01112 0001 9）4b01112 1100二、读程序，回答相关问题： 1、module a1(a,b,sel,out) ;input 3:0 a,b ; input 1:0 sel ;output 3:0 out ;always (a or b or sel)case (sel) 2b00 : out=a+b ; 2b01 : out=a ; 2b10 : out=b 2b11 : out=a-b ;endcase;endmodule若输入1）a=sb0111 b=4b0100 sel=2b00 问输出out= 1011 ；2）a=sb1011 b=4b0100 sel=2b01 问输出out= 1011 ；3）a=sb1011 b=4b0100 sel=2b10 问输出out= 0100 ；4）a=sb1011 b=4b0100 sel=2b11 问输出out= 0111 .2、timescale 100ns/10nsmodule gete2( a,b,out) ;input a,b ; a 1540ns b z 590ns 950ns outoutput out ;and # (10.46, 5.87) (z,a,b) ;nor # (9.49,5.37) (out,z,a) ;endmodule 问：仿真时，当输入a、b从11变到01时，则输出out如何变化？相对a的变化，out的变化延时多少时间？ 延时1540ns3、module a2( clk,clr,set,a, z) ; input a,clk,clr ; output reg z ;reg3:0 q ; always (posedge clk or posedge clr) begin if (clr) q=4b0 ; else if (set) q=4hf ; else begin q1 ; q0=a; end end assign z=q3 ; endmodule 试判断该逻辑电路的逻辑功能；若输入信号set、clr、clk、a的波形如下，试画出输出z的波形。（设初始输出z=1）clkclrsetaz 4、结构描述电路如下，请画出其逻辑电路。module (a,b,z ) ;input a1:0,b1:0 ; output1:0 z ;and A1(t0,a0,b0), A2(t1,a1,b1) ; or B (z0,t1, t0 ) ;bufif1(z1,t0,t1) ; endmodule 可控并入串出的移位寄存器： 异步并入：当输入信号read=1时，将四位数据data并行读入寄存器q。可控移位：当sel=1时，并入的数据在clk作用下，逐位右移从out输出；当sel=0时，并入的数据在clk作用下，逐位左移从out输出。5、module a3(data,clk,read,out,sel) ; input3;0 data ; input clk,sel,read ; output out ; reg3;0 q ; always (posedge clk or read ) if(read) q=data ; else if ( sel) begin out1 ; end else begin out.q3 ; q1 ; end endmodule试判断该逻辑电路的逻辑功能。三、程序改错 1、 module exaa(clk,d,z) ; input d7:0,clk,clr,set ; output reg z input7:0 d ; input clk,clr,set ; output reg z ;reg7:0 q; always always (posedge clk) ; if(clr ) q=8b00000000 ;else if(set) q=8hff ;else q7=d ; z=q7 ; else begin q=d; z=q7;end end module endmodule2、module exab(a,b,c,d,e) module exab(a,b,c,d,e) ; input a,b,c; output d,e; nand(a,b,c,d); nand(d, a,b,c); bufif0(c,d,e); bufif0(e, c,d); not(d,e,a,b); not (d, a);end module, endmodule3 下面的程序是右下图电路的结构描述。module exac(a,b,c,z); input1:0 a; input b,c ; output1:0 z ;xnor A(x, a0,a1);or B(z0, b, x) ;nand C(y,a1,c) ;bufif1z1, y, b ;endmodulemoduleexac(a,b,c,z) input a,b,c ; output z ;nxor A(a0,a1,y);or(b,z0,x) ;nad(x,a1,c) ;bufif0z1,b,y ;end module 、 四、编程题1、用verilog设计74138译码电路。教材P178 例7.242、已知同步时序电路“1101”序列检测器的状态图如下所示，请用Verilog语言编程实现该电路。（分别用米里型、摩尔型状态机实现）米里型状态机状态转换图状态编码为 s0：00，s1：01，s2：10，s3：11 1/00/01/01/10/00/01/00/0S0/S1/S2/S3/module fsm1101 ( clk,clr,x,z) ;input clk,clr,x; output reg z ;reg1:0 state;parameter s0=2b00,s1=2b01;parameter s2=2b11,s3=2b10;always (posedge clk or posedge clr) begin if(clr) state=s0; else case(state) s0:begin if(x) state=s1 ; else state=s0 ; end s1:begin if(x) state=s2; else state=s0 ; ends2:begin if(x) state=s2 ; else state=s3 ; end s3:begin if(x) state=s1; else state=s0 ; end defualt : state=s0;always (state)begin case(state) s3: begin if(x) z=1b1; else z=1b0; defualt : z=1b0; endendmodule摩尔型状态机状态转换图状态编码为 s0：000，s1：011，s2：010，s3：011，s4：1111/0/1/0/1/0/1/0/0/S1/01/S0/0S2/0S3/0S4/1module fsm1101 ( clk,clr,x,z) ;input clk,clr,x; output reg z ;reg2:0 state;parameter s0=3b000,s1=3b001;parameter s2=3b010,s3=3b011，s4=3b100;always (posedge clk or posedge clr) begin if(clr) state=s0; else case(state) s0:begin if(x) state=s1 ; else state=s0 ; end s1:begin if(x) state=s2; else state=s0 ; ends2:begin if(x) state=s2 ;