数字逻辑设计第八章(2) 教学课件_第1页
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文档简介

1 第8章时序逻辑设计实践 SSI型锁存器和触发器MSI器件 计数器 移位寄存器其它 文档 迭代 故障和亚稳定性 数字逻辑设计及应用 2 同步二进制加法计数器 在多位二进制数的末位加1 仅当第i位以下的各位都为1时 第i位的状态才会改变 最低位的状态每次加1都要改变 利用有使能端的T触发器实现 Q EN Q ENi Qi 1 Qi 2 Q1 Q0 利用D触发器实现 Di Qi 1 Q1 Q0 Qi Qi Qi 1 Q1 Q0 Qi Q0 1 Q0 3 MSI计数器 74x163 74x1634位二进制加法计数器 异 同步清零 74x160 74x1621位十进制 BCD 加法计数器 异 同步清零 74x1694位二进制可逆计数器计数器可以用作分频器 4 任意模值计数器 利用n位二进制计数器实现模m计数器分两种情况考虑 m2n 清零法 置数法 级联 5 计数器的级联 思考 利用低位的进位控制高位的时钟行不行 6 模m计数器 m 2n 先进行级联 再整体置零或预置数例 用74x163构造模193计数器两片163级联得8位二进制计数器 0 255 采用整体清零法 0 192 采用整体预置数法 63 255256 193 63 P512图8 40 若m可以分解 m m1 m2分别实现m1和m2 再级联 7 6310 00111111 2 8 9 分析下面的电路的模为多少 QDQCQBQA000001100111100011101111 10 练习 分析下面的电路的模为多少 模12计数器QD 12分频占空比50 11 8 5移位寄存器 shiftregister 串入串出移位寄存器 可以使一个信号延迟n个时钟周期之后再输出 12 串入并出移位寄存器结构 可以用来完成串 并转换serial to parallelconversion 13 并入串出移位寄存器结构 多路复用结构 SERIN 14 并入并出移位寄存器结构 SERIN 15 MSI移位寄存器 P521图8 50 16 4位通用移位寄存器74x194 左移输入 右移输入 17 4位通用移位寄存器74x194 保持 P522图8 51 Qi S1 S0 Qi S1 S0 Qi 1 S1 S0 Qi 1 S1 S0 INi 18 通用移位寄存器 输入输出采用双向三态数据线 P524图8 53 19 CLKCLRS1S0 移位寄存器的扩展 20 移位寄存器计数器 D0 F Q0 Q1 Qn 1 一般结构 21 1000 环型计数器 D0D1D2D3 非自启动的 无效状态 D0 Qn 1 22
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