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文档简介
MOSFET新材料 a 高介电常数 高k 栅介质薄膜的制备技术及其工艺研究 在相同等效氧化层厚度的情况下 高k栅介质具有更厚的物理厚度 有助于减小栅与沟道间的直接隧穿电流 降低器件功耗 提高器件可靠性 2007年 高k栅介质 金属栅技术被Intel公司在其45nm工艺制程中率先采用 采用高k栅介质 金属栅结构 可有效克服传统多晶硅 SiON结构面临的难以逾越的困难 是集成电路沿摩尔定律发展的有力保证 近几年 高k栅介质材料领域的研究成果层出不穷 性能优良的新型高k栅介质材料不断涌现 现今 高k栅介质材料的研究热点主要集中于Hf基高k栅介质材料的研究 其中以掺杂型Hf基高k栅介质材料为主 包括HfON HfAlO HfAlON HfSiO HfSiON HfTaO和HfTaON等 b 金属栅的制备技术及其工艺研究 难熔金属栅能够很好的解决多晶硅栅电极存在的问题 因而被认为是最有希望的取代多晶硅栅电极的下一代栅电极材料 为了满足半导体工艺的要求 金属栅材料应满足以下几点要求 1 良好的导电性 2 高热稳定性 在高温下要与介质材料保持良好的热力学稳定性 不与下层的二氧化硅或高k栅介质发生发应 具有很高的熔点 能够经受源漏杂质激活退火等热过程 3 与栅介质层之间要有好的黏附性 与其周围材料间的应力要小 4 与CMOS工艺兼容性好 5 具有合适的功函数和栅功函数调节能力 c 应变硅和高迁移率沟道材料的制备技术及其工艺 应变硅技术通过在整个衬底或者局部区域产生应力 来提高载流子的迁移率 应变沟道目前主要存在两类途径 一类称为全局应力 通过衬底和沟道之间的晶格失配从而在沟道区形成应力 主要有应变Si 应变SiGe 应变SiC沟道 另一类方法称为局部应力 通过对工艺作局部的改动从而在沟道中引进应力 这种方法操作简单 目前在工业界获得了广泛的应用 主要有覆盖薄膜应力 栅极存储应力 SiGe SiC源漏合金应力等 新的高迁移率沟道材料也是最近一段时间的研究热点 d 新结构器件的研究 人们已经提出许多不同于传统平面结构的新结构器件 如 迁移率增强器件 超薄体SOI器件 垂直晶体管 源漏工程器件 FinFET等 其中目前最成功要算是双栅FinFET 双栅FinFET最早是由加州大学Berkeley分校C Hu领导的器件组开发的新结构双栅器件 它是做在SOI的衬底上 问世之后便受到世界各国研究者的广泛关注 在近几年的IEEEIEDM和VLSIsymp等集成电路领域的重要会议上 FinFET都成为关注的焦点 FinFET结构本质上属于一种准平面结构 制备工艺相对比较简单 但是其栅宽在垂直于平面的方向 不容易做大 源漏的电阻会比较大 这种结构相较于其它新型结构器件比较容易制备 与CMOS兼容性很好 因此被认为是一种很有前途的器件结构形式 不同MOSFET模型应用场合 Level1简单MOSFET模型Level22 m器件模拟分析Level30 9 m器件数字分析BSIM10 8 m器件数字分析BSIM20 3 m器件模拟与数字分析BSIM30 5 m器件模拟分析与0 1 m器件数字分析Level 6亚微米离子注入器件Level 50小尺寸器件模拟电路分析Level 11SOI器件对电路设计工程师来说 采用什么模型参数在很大程度上还取决于能从相应的工艺制造单位得到何种模型参数 MOSFET一级模型直流特性涉及的模型参数 VTOVTO衬底零偏置时源阈值电压KP本征跨导参数GAMMA 体效应阈值系数PHI2 F强反型使的表面势垒高度LAMBDA 沟道长度调制系数UO o n表面迁移率L沟道长度LD沟道长度方向上横向扩散长度W沟道宽度TOXTOX栅氧化层厚度TPG栅材料类型NSUBNSUB衬底 阱 掺杂浓度NSSNSS表面态密度 台积电公司某一批0 35 mCMOS工艺NMOS器件的Star HSpice参数 命名为CMOSN的NMOS模型库Spice文件 MODELCMOSNNMOS LEVEL 49 VERSION 3 1TNOM 27TOX 7 6E 9 XJ 1E 7NCH 2 3579E17VTH0 0 5085347 K1 0 5435268K2 0 0166934K3 2 745303E 3 K3B 0 6056312W0 1E 7NLX 2 869371E 7 DVT0W 0DVT1W 0DVT2W 0 DVT0 1 7544494DVT1 0 4703288DVT2 0 0394498 U0 489 0696189UA 5 339423E 10UB 1 548022E 18 UC 5 795283E 11VSAT 1 191395E5A0 0 8842702 AGS 0 1613116B0 1 77474E 6B1 5E 6 KETA 5 806511E 3A1 0A2 1 台积电公司某一批0 35 mCMOS工艺NMOS器件的Star HSpice参数 命名为CMOSN的NMOS模型库Spice文件 续 RDSW 1 88264E3PRWG 0 105799PRWB 0 0152046 WR 1WINT 7 381398E 8LINT 1 030561E 8 XL 2E 8XW 0DWG 1 493222E 8 DWB 9 792339E 9VOFF 0 0951708NFACTOR 1 2401249 CIT 0CDSC 4 922742E 3CDSCD 0 CDSCB 0ETA0 2 005052E 3ETAB 5 106831E 3 DSUB 0 2068625PCLM 1 9418893PDIBLC1 0 2403315 PDIBLC2 5 597608E 3PDIBLCB 4 18062E 4DROUT 0 5527689 PSCBE1 4 863898E8PSCBE2 1 70429E 5PVAG 1 0433116 DELTA 0 01MOBMOD 1PRT 0 UTE 1 5KT1 0 11KT1L 0 KT2 0 022UA1 4 31E 9UB1 7 61E 18 台积电公司某一批0 35 mCMOS工艺NMOS器件的Star HSpice参数 命名为CMOSN的NMOS模型库Spice文件 续 UC1 5 6E 11AT 3 3E4WL 0 WLN 1WW 1 22182E 15WWN 1 137 WWL 0LL 0LLN 1 LW 0LWN 1LWL 0 CAPMOD 2XPART 0 4CGDO 1 96E 10 CGSO 1 96E 10CGBO 0CJ 9 384895E 4 PB 0 7644361MJ 0 3394296CJSW 2 885151E 10 PBSW 0 8683237MJSW 0 1808065PVTH0 0 0101318 PRDSW 159 9288563PK2 9 424037E 4WKETA 4 696914E 3 LKETA 6 965933E 3PAGS 0 0718NQSMOD 1 ELM 5 ENDCMOSN Shortchanneleffect 二维电势分布VGS th 漂移亚阈电流上升高电场 Vsat寄生双极晶体管效应热载流子 阈电压 阈电压 迁移率 速度模型 寄生双极晶体管效应 CMOSdevice Theory ConstantElectricField理论 CE ConstantVoltage理论 CV Quasi ConstantVoltage理论 QCV CE理论 器件尺寸 电源电压及衬底浓度均按一个比例因子 而变化 即所有水平方向和垂直方向的器件尺寸均按1 缩小 1 与此同时 为了保持器件中各处电场强度不变 所有工作电压均按同样比例降低 倍 为了按同样比例缩小器件内各个耗尽层宽度 衬底浓度应提高 倍 Figure Cross sectionalviewofaself alignedpoly silicongatetransistorwithLOCOSisolation LDD Asthechannellengthbecomessmaller thejunctionelectricfieldsbecomelarger Oneapproachthatreducesthesebreakdowneffectsistoalterthedopingprofileofthedraincontact Peakelectricfieldchanges 双极与CMOS的兼容有三方面的含义 1 器件级的兼容2 功能级的兼容3 新的Bi CMOS单元电路 NanoMOS 基本问题 1 器件尺寸缩小对工艺技术的挑战2 栅氧化层减薄的限制3 量子效应的影响12344 杂质随机分布的影响5 阈值电压减小的限制6 源 漏区串联电阻的影响 AsindicatedbytheITRSroadmapscalingofconventionalbulkCMOStransistorsisbecomingmoreandmoredifficultforthe45nmtechnologynodeandbeyond Thisisbecauseveryhighdopingconcentrationsinthechannelandultrashallowjunctionsareneededinthechannelinordertosuppressshortchanneleffects Anothercriticalissueisthatprobablyhighkdielectricswillbeneededwithanequivalentoxidethicknessbelow1nmnecessarytoachievethedesiredoncurrentsintherangeof1mA matpowe
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