【重庆大学电工学】第9章触发器和时序逻辑电路

第9章触发器和时序逻辑电路 1 掌握R S触发器 J K触发器 D触发器的逻辑功能 2 理解寄存和移位寄存器的工作原理 3 理解二进制计数器 二 十进制计数器的工作原理 4 了解集成定时器的工作原理 了解用集成定时器组成的单稳触发器 多谐振荡器的工作原理 概述 在上章所讨论的门电路及由其组成的组合逻辑电路中 它的输出变量状态完全由当时的输入变量的组合状态来决定 而与电路的原来状态无关 也就是组合电路不具有记忆功能 但在数字系统中 为了能实现按一定程序进行运算需要记忆功能 在本章将讨论的触发器及由其组成的时序逻辑电路中 它的输出状态不但决定于当时的输入状态 而且还与电路的原来状态有关 也就是时序电路具有记忆功能 9 1双稳态触发器 所谓双稳态触发器 就是指有两个稳定状态 一个称为1状态 一个称为0状态 而且 电路可以工作在两个稳定状态的任意一个 所以 称为双稳态触发器 在外加触发信号的作用下 触发器可以由一种稳定状态反转 转换 为另一种稳定状态 而且 在外加触发信号过后 电路能保持反转后的状态不变 这就是触发器的记忆功能 触发器的逻辑功能常用逻辑状态表 状态方程和波形图表示 根据电路结构的不同特点 触发器可分为基本RS触发器 同步RS触发器和主从结构触发器等 根据逻辑功能的不同 触发器还可以分为 RS触发器 JK触发器 D触发器 T触发器和T 触发器等 9 1 1基本RS触发器 1 电路的组成 输入端 输出端 基本RS触发器由两个与非门组成 两个与非门各有一个输出端和输入端交叉连接 形成反馈 2 基本RS触发器工作状态分析 输入端 此前输出端可能Q 1 也可能Q 0 结果 此后即使输入全变为1 输出也不改变 输入端 结果 此后即使输入全变为1 输出也不改变 此前输出端可能Q 1 也可能Q 0 输入端 则两个与门都将由关闭转为开通 并使输出由1向0转换 如果A门的速度快 则Q 1 反之 则Q 0 也就是说 当两个输入端同时由0变为1时 触发器的输出状态不确定 输入端 结果 此前输出端可能Q 1 也可能Q 0 保持不变 3 基本RS触发器的逻辑关系分析 1 触发器的状态 触发器的输出有两个稳定状态 触发器处于1状态 触发器处于0状态 2 触发器的置位 置0 置1 3 触发器的记忆 触发器在外加输入信号的作用下 输出状态发生变化 此后 若输入信号除去 触发器能保持翻转后的状态不变 即能闩锁在翻转后的0状态或1状态 这就是触发器的记忆功能 4 触发器的翻转条件 触发器在任一时刻的输出不仅与当时的输入有关 而且还与电路原来的状态有关 用状态表表示输入和输出间的逻辑关系时 必须考虑触发器原来的输出状态 由这样得出的状态表称为逻辑状态转换表 表中用Qn表示原来的输出状态 称为原态 用Qn 1表示出发器的下一个输出状态 称为次态 9 1 2同步RS触发器 1 构成思路 基本RS触发器的缺点在于 输入端的信号一旦发生变化 输出随之发生变化 而无法在时间上加以控制 而在实际使用中 往往要求触发器的翻转由一个脉冲信号来控制 当脉冲信号出现时 触发器才有可能翻转 但是其输出状态还是取决于输入端电平的高低 根据这一思想 我们把两个起控制作用的与非门C D按图示方式与基本RS触发器相连 构成同步RS触发器 2 电路的特点 R S 数据输入端 CP 时钟脉冲输入端 当时钟脉冲CP不出现时 CP端为低电平 C门和D门都关闭 加在R S端的输入信号不能通过C门和D门去影响基本RS触发器的输出状态 只有当时钟脉冲的上升沿出现时 CP端由低电平0跳变为高电平1 触发器才能根据R S的输入情况而动作 所谓同步 就是指触发器状态的改变只发生在时钟脉冲CP出现的时刻 即数字系统中的各个触发器受同一个时钟脉冲的控制而步调一致的工作 3 同步RS触发器的直接置位 直接置0输入端 直接置1输入端 它们不受时钟脉冲的同步控制 所以也称为异步输入端 在不需要对触发器直接置0或置1时 应使它们处于高电位 4 同步RS触发器的钟控工作原理 设 触发器的初始状态为 由以上分析可见列出同步RS出发器的逻辑状态表如下 于是可写出逻辑关系表达式 如果在时钟脉冲的上升沿时 R S 1 将会使C D门同时输出0 导致上面的基本RS触发器出现RDSD同时为0的情况 这时 触发器的输出状态将为不定 所以 使用时 不允许出现R S 1的情况 5 空翻现象 同步RS触发器存在的问题 触发器的主要用途之一就是计数 处于计数状态的触发器 每来一个计数脉冲 其状态就应该改变一次 右图为接成计数器的同步RS触发器 工作情况分析 设每个与非门的平均传输延迟时间为tpd 且设触发器的现在状态为0状态 即 Q 0 Q 1 经技术鉴定 当CP 1时 经2tpd以后 Q由0变成1 再经过1tpd以后 Q由1变成0 即Qn 1 1 也就是说 要同步RS出发器能可靠的翻转 时钟脉冲的宽度必须大于3tpd 但是 当CP脉冲的宽度大于3tpd后 再经过3tpd出发器又会翻转回到原来的0状态 显然 当CP脉冲的持续时间较长 触发器就会不停的多次翻转 达不到计数的目的 这就是所谓的 空翻 现象 这个问题限制了同步RS触发器再实际工作中的应用 6 改进措施 为了防止空翻现象的产生 对电路的结构进行了改造 形成主从结构和边沿触发结构的触发器 以提高电路的抗干扰能力和克服空翻的产生 9 1 3JK触发器 1 电路的组成 如图 JK触发器由两个基本RS组成 两个触发器的时钟脉冲通过一个非门联系起来 工作时 时钟脉冲的上升沿先使下面的触发器 主触发器 翻转 而后其下降沿使上面的触发器 从触发器 翻转 这种工作方式的触发器称为主从型结构JK触发器 JK逻辑符号如右图 2 工作情况分析 如图 在CP脉冲到来之后 即CP 1时 由于非门输出为 0 根据同步RS触发器的工作原理 从触发器的输出不变 至于主触发器的状态是否改变 要看从触发器的现在状态和J K输入端的状态而定 因为 当CP从 1 变为 0 时 主触发器的状态不变 这时 因为非门输出为1 主触发器的输出信号送到从触发器 使从触发器的输出与主触发器相同 可见 在下一个CP脉冲的下降沿到来之前 JK触发器的状态将保持不变 这就从根本上解决了 空翻 的问题 3 主从型JK触发器的逻辑功能分析 当J 1 K 1时 因为 所以 CP脉冲到来后 即CP 1时 主触发器的S 1 R 0 故 主触发器翻转为1状态 当CP脉冲由 1 变为 0 时 从触发器也翻转为1状态 在CP的上升沿到来时 主触发器翻转为 0 状态 在CP脉冲的下降沿到来时 从触发器也翻转为 0 状态 反之 设触发器的初始状态为 1 态 即主触发器的 可见 JK触发器在J K 1的情况下 来一个脉冲 状态翻转一次 具有计数的功能 当J 0 K 0时 因为 所以 在CP脉冲到来时 主触发器的状态不变 故在CP的下降沿到来时 从触发器也保持不变 反之亦然 因此 在J K 0时 时钟脉冲过后 出发器保持原来状态不变 当J 1 K 0时 无论触发器原来状态如何 时钟脉冲过后 触发器输出为1状态 当J 0 K 1时 无论触发器原来状态如何 时钟脉冲过后 触发器输出为0状态 4 主从型JK触发器的状态表 由上述分析可见 主从触发器是在CP 1时 将输入信号暂存在主触发器中 为从触发器翻转或保持原态做好准备 到CP脉冲的下降沿到来时 让从触发器动作 因此 它具有在时钟脉冲的后沿翻转的特点 我们称其为后沿触发 并在逻辑符号中用小圆圈表示 根据以上分析我们还可以列写出主从型JK触发器的状态表如下 所以 JK触发器的逻辑关系为 9 1 4D触发器 1 电路的组成 如果在同步RS触发器中将与非门D的输入端和与非门C的输出端c相连 则在同步RS触发器中也能避免出现S R 1的情况 这是 我们把与非门C的输入端称为D 并称该触发器为同步D触发器 2 工作原理 当CP脉冲未出现时 与非门C D均关闭 其输出c d 1 当时钟脉冲上升沿出现时CP 1 此时 如果D 1 则c 0 d 1 触发器的输出为 如果D 0 则c 1 d 0 触发器的输出为 可见 不论输入端D的状态如何 时钟脉冲的上升沿出现后 触发器输出端的状态总是和输入端D的状态相同 由此得出D触发器的逻辑符号为 3 存在的问题 在同步D触发器中 如果在CP保持高电平期间 D的状态发生变化 则输出也将发生变化 但在实际应用中 往往要求在一个CP脉冲期间 触发器状态只能翻转一次 为此 通常将D触发器改为维持阻塞型结构 称为维持阻塞D触发器 维持阻塞D触发器的逻辑状态表为 维持阻塞D触发器的特点 对应每一个时钟脉冲 维持阻塞D触发器的输出状态 只在时钟脉冲的上升沿出现时变化一次 维持阻塞D触发器的逻辑关系为 波形图见上 9 1 5T触发器和T 触发器 如果把JK触发器的JK端接在一起 就构成所谓的T触发器 如图所示 由JK触发器的逻辑状态表可得出T触发器得逻辑状态表如下 后沿翻转 可见 当T 1时 只要有时钟脉冲的下降沿 触发器就翻转 所以 有时也把工作在T 1状态的触发器称为T 触发器 9 1 6T触发器逻辑的转换 1 将JK触发器转换为D触发器 后沿翻转 可见 其逻辑关系为 转换状态表 2 将D触发器转换为T 触发器 具有计数的功能 9 1 7时序逻辑电路的简单分析 1 从给定的逻辑图中 分析每个触发器的工作状态和翻转条件 2 分析电路的每一个状态方程 列出状态表 3 根据时序逻辑电路的状态表写出电路的逻辑关系 从而分析电路的逻辑关系 9 2计数器 计数器是数字电路中的基本部件之一 触发器的用途之一也就是组成各种类型的计数器 计数器的分类 按计数进制分 二进制计数器 十进制 二 十进制计数器 等 按计数方式分 加法计数器 减法计数器 9 2 1异步计数器 1 异步二进制计数器 按计数脉冲所加入的位置分 异步计数器 同步计数器 二进制只有0和1两个数码 二进制的计数规则为 逢二进一 由于双稳态触发器有0和1两种状态 所以 通常用一个触发器表示一位二进制数 如果要表示n位二进制数 就需要n个触发器 四位二进制加法异步计数器 1 计四位二进制数就需要四个触发器 2 四位二进制数的加法计数规则 每来一个脉冲 最低位触发器翻转一次 高位触发器是在相邻低位触发器从1变为0进位时翻转 3 四位二进制数的加法计数器状态表 4 用J K触发器组成的四位计数器如下图 电路特点 1 每个触发器的JK端悬空 相当于J 1 K 1的状态 具有计数功能 3 每个触发器的CP脉冲由低位的Q端提供 从而保证在脉冲的下降沿翻转 2 高位触发器是在低位触发器由1变为0时翻转 由于每来一个计数脉冲 计数器的值加1 所以 称为加法计数器 4 工作过程分析 由于计数脉冲 只是加在最低位的触发器上 其他各位触发器则由相邻低位触发器输出的进位脉冲来触发 因此它们的状态变化有先有后 是异步的 所以称为异步计数器 如果每来一个计数脉冲 计数器的值减少一 则称为减法计数器 既能实现加法计数又能实现减法计数的计数器称为可逆计数器 如果若计数脉冲是同时加在每一个触发器的CP端 则各触发器的状态是同时变化的 就称为同步触发器 2 异步十进制计数器 关键点 如何使计数器的状态从1001直接变回到0000 1 二 十进制计数器真值表 2 用JK触发器构成的二 十进制计数器 3 工作情况分析 为了使计数器能在第9个触发脉冲到来后的1001 在第10个脉冲作用下 由1001变为0000 即Q3和Q0变为0 而Q2和Q1保持0不变 我们采用下列措施 选用一个控制信号CA 在状态0 8时 令CA 0 计数器按二进制加法计数 当第9个脉冲来的时候 令CA 1 由CA信号控制F3能加进计数脉冲 由于F1直接和CP脉冲相接 所以CA只需去控制F3使其能加进第10个脉冲即可 由此写出CA为1的逻辑关系为 同时 为了维持Q2Q1的状态保持0状态不变 增设CB去控制F的J端 在0 8个脉冲时 令CB 1 计数器按二进制加法计数 当在状态9时 令CB 0 使Q在串行计数脉冲作用下的新状态维持0状态 这样 F得不到触发 也保持0状态不变 可见CB的逻辑关系为 当Q3Q2Q1Q0全为0时 将产生进位CO 所以 用一个或非门以产生进位 即 9 2 2同步计数器 1 同步二进制加法计数器 由JK触发器组成的计数器如图示 各JK触发器的逻辑关系 每来一个脉冲就翻转一次 在Q0 1时 每来一个脉冲就翻转一次 在Q1 Q0 1时 每来一个脉冲就翻转一次 在Q2 Q1 Q0 1时 每来一个脉冲就翻转一次 由于计数脉冲同时加到各位触发器的C端 他们的状态转换与计数脉冲同步 所以 称为同步计数器 同步计数器的计数速度比异步计数器快 2 同步十进制加法计数器 由JK触发器组成的计数器如图示 图中各触发器的状态的变化 满足十进制真值表 各JK触发器的逻辑关系 每来一个脉冲就翻转一次 在Q0 1时 每来一个脉冲就翻转一次 但当Q0 1时 仍保持0状态 在Q1 Q0 1时 再来一个脉冲就翻转一次 在Q2 Q1 Q0 1时 再来一个脉冲就翻转一次 十进制加法计数器的波形图 9 3寄存器 寄存器的功能是暂时存放参与运算的数据和运算结果 一个触发器可以存放一位二进制数 要存放多位 就得用多个触发器 寄存器的分类 根据数据存放的方式可分为串行和并行两种 根据功能分有数码寄存器和移位寄存器两种 9 3 1数码寄存器 功能 寄存数码和清除原有数码 电路组成