MCS-51单片机的引脚

MCS 51的引脚 教学内容 教学内容 理解端口的概念 掌握端口的结构 MCS 51的引脚 重点 掌握外部设备进行数据交流的硬件系统 引入课程 CPU M 计算机主机 配合外设 I O 构成计算机硬件系统 P3口线的第二功能为多功能引脚 其8个引脚均具有专门的第二功能 P57表3 8 VCC VSS XTAL2XTAL1 RST P0 0P0 1P0 2P0 3P0 4P0 5P0 6P0 7 P1 0P1 1P1 2P1 3P1 4P1 5P1 6P1 7 P2 7P2 6P2 5P2 4P2 3P2 2P2 1P2 0 ALE P3 0P3 1P3 2P3 3P3 4P3 5P3 6P3 7 2 时钟电路 XTAL1 XTAL2 3 复位引脚 RST 4 并行口 P0 P1 P2 P3 7 ALE 地址锁存控制信号 1 电源引脚 VCC 5V VSS 地 1 管脚图 MCS51单片机信号引脚简介 P3口线的第二功能MCS 51单片机有4个双向并行的8位I O口P0 P3 P0口为三态双向口 可驱动8个TTL电路 P1 P2 P3口为准双向口 作为输入时 口线被拉成高电平 故称为准双向口 其负载能力为4个TTL电路 VCC VSS XTAL2XTAL1 RST P0 0P0 1P0 2P0 3P0 4P0 5P0 6P0 7 P1 0P1 1P1 2P1 3P1 4P1 5P1 6P1 7 P2 7P2 6P2 5P2 4P2 3P2 2P2 1P2 0 ALE P3 0P3 1P3 2P3 3P3 4P3 5P3 6P3 7 2 振荡电路 XTAL1 XTAL2 3 复位引脚 RST 4 并行口 P0 P1 P2 P3 7 ALE 地址锁存控制信号 1 电源线 VCC 5V VSS 地 1 管脚图 ALE地址锁存允许输出 编程脉冲输入端1 当MCS51由P0口送出低8位地址码时 MCS51由ALE送出一高电平信号 作为外部锁存器的触发信号 在单片机 CPU 与外界交换信息的过程中 地址信息必须维持不变 而P0口不能维持低8位地址的不变 所以应该外接锁存器 将低8位地址锁住 当8051送出低8位地址的时候 锁存器应该处于送数状态 在低8位地址消失之前 锁存器应该处于锁存状态 2 当片外存储器存取数据时 ALE为低8位地址输出锁存信号 当片外存储器不存取数据时 ALE输出固定频率的脉冲信号 频率为1 6的时钟振荡频率固定输出正脉冲 3 烧录程序时 用于输入编程脉冲 MCS51单片机信号引脚简介 VCC VSS XTAL2XTAL1 RST P0 0P0 1P0 2P0 3P0 4P0 5P0 6P0 7 P1 0P1 1P1 2P1 3P1 4P1 5P1 6P1 7 P2 7P2 6P2 5P2 4P2 3P2 2P2 1P2 0 ALE P3 0P3 1P3 2P3 3P3 4P3 5P3 6P3 7 2 振荡电路 XTAL1 XTAL2 3 复位引脚 RST 4 并行口 P0 P1 P2 P3 7 ALE 地址锁存控制信号 1 电源线 VCC 5V VSS 地 1 管脚图 它是外部程序存储器ROM的读选通信号 在执行访问外部ROM指令时 会自动产生PSEN信号 而在访问外部数据存储器RAM或访问内部ROM时 不产生PSEN信号 MCS51单片机信号引脚简介 VCC VSS XTAL2XTAL1 RST P0 0P0 1P0 2P0 3P0 4P0 5P0 6P0 7 P1 0P1 1P1 2P1 3P1 4P1 5P1 6P1 7 P2 7P2 6P2 5P2 4P2 3P2 2P2 1P2 0 ALE P3 0P3 1P3 2P3 3P3 4P3 5P3 6P3 7 2 振荡电路 XTAL1 XTAL2 3 复位引脚 RST 4 并行口 P0 P1 P2 P3 7 ALE 地址锁存控制信号 1 电源引脚 VCC 5V VSS 地 管脚图 内外程序存储器选择 EA访问外ROM控制信号 当EA为高电平时 加电后80C51从片内ROM的0000H单元开始取指令 即从片内ROM的0000H开始执行程序 若EA为的低电平 则加电后80C51从片外ROM的0000H单元开始取指令 故此时片外ROM的编制应该从0000H开始 MCS51单片机信号引脚简介 P3口线为多功能引脚 可自动切换用作数据总线 地址总线 控制总线和或I O接口外部引脚 VCC VSS XTAL2XTAL1 RST P0 0P0 1P0 2P0 3P0 4P0 5P0 6P0 7 P1 0P1 1P1 2P1 3P1 4P1 5P1 6P1 7 P2 7P2 6P2 5P2 4P2 3P2 2P2 1P2 0 ALE P3 0P3 1P3 2P3 3P3 4P3 5P3 6P3 7 2 振荡电路 XTAL1 XTAL2 3 复位引脚 RST 4 并行口 P0 P1 P2 P3 7 ALE 地址锁存控制信号 1 电源线 VCC 5V VSS 地 管脚图 I O引脚P0口 P0 0 P0 7 39 32脚 外接存储器时作地址 数据分时使用口线 不接外部存储器时 可用作为8位准双向I O口 P1口 P1 0 P1 7 1 8脚 8位准双向I O口 P2口 P2 0 P2 7 21 28脚 8位准双向I O口 外接存储器时作为高8位地址总线 P3口 P3 0 P3 7 10 17脚 8位准双向I O口 出于芯片引脚数的限制 P3口具有第二输出 输入功能 MCS51单片机信号引脚简介 1 P0口 32脚 39脚 有三种使用方法 作为与外部传送数据的8位数据总线 D0 D7 作为扩展外部存储器时的低8位地址总线 A0 A7 作为普通I O口使用 2 P1口 1脚 8脚 作为普通I O口使用 无须外接上拉电阻 3 P2口 21脚 28脚 有两种使用方法 作为普通I O口使用 无须外接上拉电阻 作为扩展外部存储器时的高8位地址总线 A8 A15 4 P3口 10脚 17脚 有两种使用方法 作为普通I O口使用 无须外接上拉电阻 MCS51单片机信号引脚简介 P3口的特殊功能 单片机并行I O口 MCS 51单片机有4个I O端口 每个端口都是8位准双向口 共占32根引脚 每个端口都包括一个锁存器 即专用寄存器P0 P3 一个输出驱动器和输入缓冲器 通常把4个端口笼统地表示为P0 P3 P0口的结构及特点 P0口的某位P0 n n 0 7 结构图 它由一个输出锁存器 两个三态输入缓冲器和输出驱动电路及控制电路组成 从图中可以看出 P0口既可以作为I O用 也可以作为地址 数据线用 1 P0口作为普通I O口 输出时CPU发出控制电平 0 封锁 与 门 将输出上拉场效应管T1截止 同时使多路开关MUX把锁存器与输出 驱动场效应管T2栅极接通 故内部总线与P0口同相 由于输出驱动级是漏极开路电路 若驱动NMOS或其它拉流负载时 需要外接上拉电阻 P0的输出级可驱动8个LSTTL负载 输入时 分读引脚或读锁存器读引脚 由传送指令 MOV 实现 下面一个缓冲器用于读端口引脚数据 当执行一条由端口输入的指令时 读脉冲把该三态缓冲器打开 这样端口引脚上的数据经过缓冲器读入到内部总线 输入时 分读引脚或读锁存器读锁存器 有些指令如 ANLP0 A称为 读 改 写 指令 需要读锁存器 上面一个缓冲器用于读端口锁存器数据 原因 如果此时该端口的负载恰是一个晶体管基极 且原端口输出值为1 那么导通了的PN结会把端口引脚高电平拉低 若此时直接读端口引脚信号 将会把原输出的 1 电平误读为 0 电平 现采用读输出锁存器代替读引脚 图中 上面的三态缓冲器就为读锁存器Q端信号而设 读输出锁存器可避免上述可能发生的错误 准双向口 从图中可以看出 在读入端口数据时 由于输出驱动FET并接在引脚上 如果T2导通 就会将输入的高电平拉成低电平 产生误读 所以在端口进行输入操作前 应先向端口锁存器写 1 使T2截止 引脚处于悬浮状态 变为高阻抗输入 这就是所谓的准双向口 2 P0作为地址 数据总线 在系统扩展时 P0端口作为地址 数据总线使用时 分为 P0引脚输出地址 数据信息 CPU发出控制电平 1 打开 与 门 又使多路开关MUX把CPU的地址 数据总线与T2栅极反相接通 输出地址或数据 由图上可以看出 上下两个FET处于反相 构成了推拉式的输出电路 其负载能力大大增强 2 P0作为地址 数据总线 P0引脚输出地址 输入数据输入信号是从引脚通过输入缓冲器进入内部总线 此时 CPU自动使MUX向下 并向P0口写 1 读引脚 控制信号有效 下面的缓冲器打开 外部数据读入内部总线 2 P0作为地址 数据总线 真正的双向口 P1口的结构及特点 它由一个输出锁存器 两个三态输入缓冲器和输出驱动电路组成 准双向口 P2口的结构及特点 1 P2口作为普通I O口 CPU发出控制电平 0 使多路开关MUX倒向锁存器输出Q端 构成一个准双向口 其功能与P1相同 2 P2口作为地址总线在系统扩展片外程序存储器扩展数据存储器且容量超过256B 用MOVX DPTR指令 时 CPU发出控制电平 1 使多路开关MUX倒内部地址线 此时 P2输出高8位地址 P3口的结构