DSP器件及其应用-DSP的硬件结构.ppt

第二章DSP的硬件结构 DSP器件及其应用 1 DSP的硬件结构 大体上与通用的微处理器相类似 由CPU 存储器 总线 外设 接口 时钟等部分组成 但又有其鲜明的特点 DSP芯片的特点 2 冯 诺依曼结构与哈佛结构 DSP芯片的特点 3 程序与数据存储空间分开 各有独立的地址总线和数据总线 取指和读数可以同时进行 从而提高速度 目前的水平已达到90亿次浮点运算 秒 9000MFLOPS MIPS MillionInstructionPerSecondMFLOPS MillionFloatingOperationPerSecond 哈佛结构 DSP芯片的特点 4 哈佛结构 改进的哈佛结构 DSP芯片的特点 5 改进型的哈佛结构 改进型的哈佛结构是采用双存储空间和数条总线 即一条程序总线和多条数据总线 其特点如下 允许在程序空间和数据空间之间相互传送数据 使这些数据可以由算术运算指令直接调用 增强芯片的灵活性 提供了存储指令的高速缓冲器 cache 和相应的指令 当重复执行这些指令时 只需读入一次就可连续使用 不需要再次从程序存储器中读出 从而减少了指令执行作需要的时间 如 TMS320C6200系列的DSP 整个片内程序存储器都可以配制成高速缓冲结构 DSP芯片的特点 6 改进型的哈佛结构 DSP芯片都采用多总线结构 可同时进行取指令和多个数据存取操作 并由辅助寄存器自动增减地址进行寻址 使CPU在一个机器周期内可多次对程序空间和数据空间进行访问 大大地提高了DSP的运行速度 如 TMS320C54x系列内部有P C D E等4组总线 每组总线中都有地址总线和数据总线 这样在一个机器周期内可以完成如下操作 从程序存储器中取一条指令 从数据存储器中读两个操作数 向数据存储器写一个操作数 7 流水操作 pipeline DSP芯片的特点 8 独立的硬件乘法器 在卷积 数字滤波 FFT 相关 矩阵运算等算法中 都有一类的运算 大量重复乘法和累加通用计算机的乘法用软件实现 用若干个机器周期 DSP有硬件乘法器 用MAC指令 取数 乘法 累加 在单周期内完成 DSP芯片的特点 9 独立的DMA总线和控制器 有一组或多组独立的DMA总线 与CPU的程序 数据总线并行工作 在不影响CPU工作的条件下 DMA速度目前已达800Mbyte s DSP芯片的特点 10 DSP的硬件结构 中央处理器总线数据存储器RAM 程序存储器ROM外设 11 CPU 通用微处理器的CPU由ALU和CU组成 其算术运算和逻辑运算通过软件来实现 如加法需要10个机器周期 乘法是一系列的移位和加法 需要数十个机器周期 DSP的CPU设置硬件乘法器 可以在单周期内完成乘法和累加 DSP的硬件结构 12 TMS320C2xx的CPU 部分 DSP的硬件结构 13 硬件乘法器 DSP的硬件结构 14 CALU 中心算术逻辑单元 DSP的硬件结构 15 DSP的硬件结构 16 数据地址发生器 DAG 在通用CPU中 数据地址的产生和数据的处理都由ALU来完成在DSP中 设置了专门的数据地址发生器 实际上是专门的ALU 来产生所需要的数据地址 节省公共ALU的时间 DSP的硬件结构 17 TMS320C2xx的片内存储器及总线 DSP的硬件结构 18 外设 peripherals 时钟发生器 振荡器与锁相环 定时器 Timer 软件可编程等待状态发生器通用I O同步串口 SSP 与异步串口 ASP JTAG扫描逻辑电路 IEEE1149 1标准 便于对DSP作片上的在线仿真和多DSP条件下的调试 DSP的硬件结构 19 DSP的硬件结构 举例 20 21 ALU DSP的硬件结构 举例 22 ADSP2100 DSP的硬件结构 举例 23 MOTOROLADSP56002 DSP的硬件结构 举例 24 25 LucentDSP1600core DSP的硬件结构 举例 26 27 TMS320C54x的内部结构和主要特性总线结构中央处理单元 CPU 存储器本章小结 TMS320C54x的硬件结构 28 内容简介 TMS320C54x 简称C54x 系列DSP是TI公司推出的低功耗 高性能的16位定点数字信号处理器 具有很好的操作灵活性和很高的运行速度 由于TMS320C54x使用CPU的并行运行特性 特殊硬件逻辑 特定的指令系统和多总线技术等来提高运算速度 并使用高级的IC硬件设计技术来提高处理器工作速度及降低功耗 使其具有功耗小 高度并行等优点 可以满足众多领域实时处理的要求 本章详细介绍TMS320C54x的硬件结构 主要包括总线结构 中央处理单元 存储器 TMS320C54x的硬件结构 29 1TMS320C54x的内部结构和主要特性 TI公司推出的同一代TMS320系列DSP产品的CPU结构是相同的 只是在片内存储器和片内外围设备的配置上不一定相同 TMS320C54x系列DSP处理器产品虽然很多 但其体系结构基本上是相同的 特别是处理器内部CPU结构是完全相同的 不同处理器只是在时钟频率 工作电压 片内存储器容量大小 外围设备和接口电路的设计上会有所不同 1 1TMS320C54x的内部结构 TMS320C54x的硬件结构 30 1TMS320C54x的内部结构和主要特性 TMS320C54xDSP的内部组成框图 TMS320C54x的硬件结构 31 TMS320C54xDSP的内部硬件结构图 32 33 1TMS320C54x的内部结构和主要特性 TMS320C54x内部结构基本上可以分为3大部分 CPU 包括算术逻辑运算单元 乘法器 累加器 移位寄存器 各种专用用途的寄存器 地址生成器及内部总线 片内存储器系统 包括片内的程序ROM 片内单访问的数据RAM和双访问的数据RAM 外部存储器接口 片内外设与专用硬件电路 包括片内定时器 各种类型的串口 主机接口 片内锁相环 PLL 时钟发生器及各种控制电路 此外 在DSP处理器中还包含有仿真功能及其IEEE1149 1标准接口 JTAG 用于处理器开发应用时的仿真 1 1TMS320C54x的内部结构 TMS320C54x的硬件结构 34 1TMS320C54x的内部结构和主要特性 1 CPU部分先进的多总线结构 1条程序总线 3条数据总线和4条对应的地址总线 40位算术逻辑运算单元 ALU 包括1个40位桶形移位寄存器和2个独立的40位累加器 17位 17位并行乘法器与40位专用加法器相连 用于非流水线式单周期乘法 累加 MAC 运算 比较 选择 存储单元 CSSU 用于加法 比较 选择运算 指数编码器 是一个支持单周期指令EXP的专用硬件 可以在单个周期内计算40位累加器中数值的指数 双地址生成器 包括8个辅助寄存器和2个辅助寄存器算术运算单元 ARAU 1 2TMS320C54x的主要特性 TMS320C54x的硬件结构 35 1TMS320C54x的内部结构和主要特性 2 存储器16位192K字的可寻址存储空间 64K字的程序存储空间 64K字的数据存储空间和64K字的I O空间 此外 C549 VC5402 VC5409 VC5410和VC5416等带有扩展程序存储器 程序存储空间最大可扩展至8M字 片内ROM 可配置为程序存储器和数据存储器 片内RAM有两种类型 即片内双访问RAM DARAM 和片内单访问RAM SARAM TMS320C54x的硬件结构 1 2TMS320C54x的主要特性 36 1TMS320C54x的内部结构和主要特性 3 片内外设软件可编程等待状态发生器 可编程分区切换逻辑电路 带有内部振荡器或用外部时钟源的片内锁相环时钟发生器 支持全双工操作的串行口 可进行8位或16位串行通信 片内的串行口根据型号不同可分为4种 单通道同步串行口 SP 带缓冲器单通道同步串行口 BSP 并行带缓冲器多通道同步串行口 McBSP 时分多通道带缓冲器串行口 TMD 处理器不同串行口配置也不尽相同 可与主机直接连接的8位或16位并行主机接口 HPI 16位可编程定时器 6通道直接存储器访问 DMA 控制器 外部总线关断控制 以断开外部的数据总线 地址总线和控制信号 数据总线具有总线保持特性 1 2TMS320C54x的主要特性 TMS320C54x的硬件结构 37 1TMS320C54x的内部结构和主要特性 4 指令系统单指令重复和块指令重复操作指令 用于程序和数据管理的块存储器传送指令 32位长操作数指令 同时读入2个或3个操作数的指令 可以并行存储和并行加载的算术指令 条件存储指令 从中断快速返回指令 TMS320C54x的硬件结构 1 2TMS320C54x的主要特性 38 1TMS320C54x的内部结构和主要特性 5 电源具有多种节电模式 可用IDLE1 IDLE2和IDLE3指令来控制处理器功耗 使CPU工作在省电方式 可控制关断时钟输出信号CLKOUT 6 片内仿真接口具有符合IEEE1149 1标准的片内仿真接口 JTAG 可与主机相连 用于系统处理器的开发与应用 7 速度单周期定点指令的执行时间为25 20 12 5 10 8 3 7 5 6 25ns 相应的CPU运行速度为40 50 80 100 120 133 160MIPS 1 2TMS320C54x的主要特性 TMS320C54x的硬件结构 39 2总线结构 TMS320C54x的结构是以8条16位总线为核心的 即1条程序总线 PB 3条数据总线 CB DB和EB 和4条地址总线 PAB CAB DAB和EAB 这些总线形成了支持高速指令执行的硬件基础 8条16位总线的功能如下 1 1条程序总线 PB 程序总线 PB 传送由程序存储器取出的指令操作代码和立即操作数 PB既可以将程序空间的操作数据 如系数表 送至数据空间的目标地址中 以执行数据移动 也可以将程序空间的操作数据传送到乘法器和加法器中 以便执行乘法 累加操作 TMS320C54x的硬件结构 40 2 3条数据总线 CB DB和EB 3条数据总线 CB DB和EB 将内部各单元 如CPU 数据地址生成电路 程序地址生成电路 片内外围设备以及数据存储器 连接在一起 其中 CB和DB用来传送从数据存储器读出的数据 EB用来传送写入存储器的数据 2总线结构 TMS320C54x的硬件结构 41 3 4条地址总线 PAB CAB DAB和EAB 4条地址总线 PAB CAB DAB和EAB 用于传送执行指令所需要的地址 TMS320C54x可以利用两个辅助寄存器算术运算单元 ARAU0和ARAU1 在每个周期产生两个数据存储器的地址 TMS320C54x还有一条访问片内外设的片内双向总线 这条双向总线通过CPU接口内的总线交换器与DB和EB相连 利用这条双向总线的访问过程需要2个或更多个周期来读 写 具体时间取决于外围电路的结构 由此可见 DSP处理系统中应当尽量避免器件内外大量数据交换 以保证系统高速特性 2总线结构 TMS320C54x的硬件结构 42 表 各种读 写方式用到的总线 注 hw为32位数据的高16位 lw为32位数据的低16位 TMS320C54x的硬件结构 43 TMS320C54x总线结构的特点 8条16位总线 并行工作能在一个机器周期内完成3次读操作和1次写操作 支持数据在程序空间和数据空间传送 支持片内 外外设的双向通信 支持功能很强的算术逻辑与位操作运算 2总线结构 TMS320C54x的硬件结构 44 3中央处理单元 CPU 中央处理单元 CPU 是DSP的核心部件 它的性能直接关系到DSP器件的性能 CPU的基本组成如下 40位算术逻辑运算单元 ALU 2个40位累加器1个40位桶形移位寄存器乘法器 加法器单元 MAC 比较 选择和存储单元 CSSU 指数编码器CPU状态和控制寄存器两个地址发生器 TMS320C54x的硬件结构 TMS320C54xCPU结构图 45 46 算术逻辑运算单元 ALU 可以实现加 减法运算 逻辑运算等大部分算术和逻辑功能 且大多数的算术逻辑运算指令都是单周期指令 除存储操作指令 ADDM ANDM ORM和XORM 外 ALU的运算结果通常都被传送到目的累加器 累加器A和B 3 1算术逻辑运算单元 ALU 3中央处理单元 CPU TMS320C54x的硬件结构 47 3 1算术逻辑运算单元 ALU 3中央处理单元 CPU 图3 3ALU功能框图 TMS320C54x的硬件结构 ALU输入数据的预处理 当16位数据存储器操作数通过数据总线DB或CB输入时 ALU将采用两种方式对操作数进行预处理 若数据存储器的16位操作数在低16位时 则 当SXM 0时 高24位 39 16位 用0填充 当SXM 1时 高24位 39 16位 扩展为符号位 若数据存储器的16位操作数在高16位时 则 当SXM 0时 39 32位和15 0位用0填充 当SXM 1时 39 32位扩展为符号位 15 0位置0 48 49 ALU有X和Y两个输入端ALU输入 X端 DB0 15 移位寄存器Y端 CB0 15 A B TALU输出 A BALU能起两个16 bitALUs的作用 且在状态寄存器ST1中的C16位置1时 可同时完成两个16 bit运算 3 1算术逻辑运算单元 ALU 3中央处理单元 CPU TMS320C54x的硬件结构 50 例3 1 设 AR2 0060h AR3 0070h 数据存储器 0060h A678h 0070h 7234h 分析指令 ADD AR2 AR3 A 的执行情况 ADD AR2 AR3 A 将AR2和AR3各自指向的数据存储器单元内容左移16位后相加 结果放到累加器A中 执行情况如下表所示 3 1算术逻辑运算单元 ALU 3中央处理单元 CPU TMS320C54x的硬件结构 51 A B基本结构 A B均为40位 说明 保护位 防止迭代运算产生的溢出 有符号运算时为扩展符号位AL AH AG BL BH BG都是存储器映射寄存器 地址为0008H 000DHA与B的区别 A的31 16位可以作为乘法器的一个输入 而B不能 累加器A和B用于存储ALU或乘法器 加法器单元输出的数据 累加器也能输出数据到ALU或乘法器 加法器中 TMS320C54x的硬件结构 3 2累加器 3中央处理单元 CPU 52 例3 2 累加器A FF01234567h 执行带移位的STH和STL指令后 求暂存器T和A的内容 STHA 8 T A的内容左移8位后 AH存入T T 2345h A FF01234567hSTHA 8 T A的内容右移8位后 AH存入T T FF01h A FF01234567hSTLA 8 T A的内容左移8位后 AL存入T T 6700h A FF01234567hSTLA 8 T A的内容右移8位后 AL存入T T 2345h A FF01234567h 3 2累加器 3中央处理单元 CPU TMS320C54x的硬件结构 桶形移位寄存器的功能 主要用于格式化操作 为输入的数据定标 在进行ALU运算之前 对输入数据进行数据定标 对累加器进行算术或逻辑移位 对累加器进行归一化处理 在累加器的内容存入数据存储器之前 对存储数据进行定标 3 3桶形移位器 3中央处理单元 CPU TMS320C54x的硬件结构 53 54 3 3桶形移位器 桶形移位器能把输入的数据进行0到31位的左移和0到16位的右移 3中央处理单元 CPU 图3 5桶形移位器的功能框图 TMS320C54x的硬件结构 55 3 3桶形移位器 桶形移位寄存器的输入可以为 DB 取得16位输入数据 DB和CB 取得32位输入数据 40位累加器A或B 桶形移位寄存器的输出连到 ALU的一个输入端 经过MSW LSW 最高有效字 最低有效字 写选择单元至EB总线 3中央处理单元 CPU TMS320C54x的硬件结构 56 3 3桶形移位器 例3 3 对累加器A执行不同的移位操作ADDA 4 B 累加器A的值右移4位后加到累加器B中ADDA ASM B 累加器A的值按ASM指定的移位数移位后加到累加器B中NORMA 按暂存器T中的数值对累加器A进行归一化 3中央处理单元 CPU TMS320C54x的硬件结构 57 乘法器 加法器 MAC 单元包括1个乘法器和1个专用加法器 乘法器 加法器单元具有强大的乘累加运算功能 可以在一个流水线周期内完成1次乘法运算和1次加法运算 TMS320C54xCPU中的MAC单元有一个17位 17位的硬件乘法器 并且附带了一个40位的专用加法器 其功能框图如图3 6所示 其中硬件乘法器用来完成乘法运算 专用加法器用来完成累加 取整 饱和等操作 乘法器 加法器单元由以下部分组成 乘法器 加法器 带符号 无符号输入控制 小数控制 零检测器 舍入器 二进制补码 溢出 饱和逻辑和暂存器 TREG 3 4乘法器 加法器单元 3中央处理单元 CPU TMS320C54x的硬件结构 58 图3 6乘法器 加法器单元功能框图 乘法器输入 X T A DB0 15Y A DB0 15 CB0 15 PB0 15乘法器输出 加法器加法器输入 X 乘法器Y A B 加法器输出 将产生的状态标志送入状态寄存器 A B 3 4乘法器 加法器单元 59 例3 4 MAC指令和MACR指令的执行情况分析MACR AR3 A 将AR3指向的存储单元内容与暂存器T的值相乘后与累加器A的值相加后送入A中 再进行四舍五入运算 3 4乘法器 加法器单元 3中央处理单元 CPU TMS320C54x的硬件结构 60 比较 选择和存储单元 CSSU 完成累加器的高位字和低位字之间的最大值比较 即选择累加器中较大的字并存储在数据存储器中 并改变状态寄存器ST0中的测试 控制位和状态转移寄存器 TRN 的值 其功能框图如图3 8所示 功能 多用于Viterbi型蝶形运算 加 比较 选择 存储运算 用途 多用于通信中均衡 解码等Viterbi蝶型计算 3 5比较 选择和存储单元 CSSU 3中央处理单元 CPU TMS320C54x的硬件结构 61 图3 8比较 选择和存储单元 结构 比较单元COMP TRN TC用于记录比较结果选择单元 MSW LSW存储通过EB0 15完成 输出 输入为A B 桶型移位寄存器 3 5比较 选择和存储单元 CSSU 3中央处理单元 CPU TMS320C54x的硬件结构 62 例3 5 CMPS指令的操作CMPSA AR1功能 对累加器A的高16位字 AH 和低16位字 AL 进行比较 如果AH AL 则AH AR1 TRN左移1位 0 TRN 0 0 TC 如果AH AL 则AL AR1 TRN左移1位 1 TRN 0 1 TC 3 5比较 选择和存储单元 CSSU 3中央处理单元 CPU TMS320C54x的硬件结构 63 指数编码器是用于支持单周期指令EXP的专用硬件 指数编码器是一个用于支持指数运算指令的专用硬件 可以在单周期内执行EXP指令 求累加器中数的指数值 功能 支持指令EXP和NORM完成规格化定点数操作 规格化定点数格式 T中存指数 A中存尾数 3 6指数编码器 3中央处理单元 CPU 图3 10指数编码器 TMS320C54x的硬件结构 64 TMS320C54xCPU有3个状态和控制寄存器 状态寄存器0 ST0 状态寄存器1 ST1 处理器工作方式状态寄存器 PMST ST0和ST1中包含各种工作条件和工作方式的状态 PMST中包含存储器的设置状态及其他控制信息 由于这些寄存器都是存储器映射寄存器 所以都可以快速地存放到数据存储器 或者由数据存储器对它们加载 或者用于程序或者中断服务程序保存和恢复处理器的状态 3 7CPU状态和控制寄存器 3中央处理单元 CPU TMS320C54x的硬件结构 65 1 状态寄存器0 ST0 ST0反映寻址要求和计算的中间运行状态 地址 0006H 3 7CPU状态和控制寄存器 3中央处理单元 CPU 状态寄存器ST0各位的定义 ARP 辅助寄存器指针 指定用于兼容模式下间接寻址的辅助寄存器 当DSP工作于标准模式 CMPT 0 时 ARP必须保持为0 各位的功能描述 TMS320C54x的硬件结构 66 TC 测试 控制标志位 存储算术运算单元ALU的测试位操作结果 TC受BIT BITF BITT CMPM CMPR CMPS和SFTC指令的影响 TC的状态决定了是否需要条件转移 调用 执行和执行返回指令 C 进位位如果加法运算的结果产生了进位 则C 1 如果运算产生了借位 则C 0 除了带16位移位的ADD和SUB指令外 如果加法中没有进位或减法中没有借位 则在加法运算之后C 0 在减法运算之后C 1 1 状态寄存器0 ST0 3 7CPU状态和控制寄存器 3中央处理单元 CPU 67 OVA 累加器A的溢出标志位 OVB 累加器B的溢出标志位 不论是ALU还是乘法器中的累加器 当结果目的操作数使累加器A产生溢出时 OVA 1 使累加器B产生溢出时 OVB 1 DP 数据存储器页指针 此9位与指令中的低7位一起形成16位直接寻址方式下的数据存储器地址DP域可通过带短立即数的LD指令或从数据存储器中装载 当ST1中的操作模式位CPL 0时执行此操作 1 状态寄存器0 ST0 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 68 BRAF 块重复操作标志位块重复有效标志 由其指示块重复是否当前有效 BRAF 0时块重复无效 当块重复计数器BRC减到小于零时 BRAF清零 BRAF 1块重复有效 当执行RPTB指令时 BRAF自动置位 ST1反映寻址要求 计算的初始状态设置 I O及中断控制 地址 0007H 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 69 CPL 直接寻址编译方式位 指定哪一个指针用于直接寻址 CPL 0时 用数据页指针DP CPL 1时 用堆栈指针SP XF 外部标志 XF 管脚状态 它是通用的输出管脚 SSBX指令能够置位XF RSBX指令能够复位XF HM 保持方式位 指示当接到一个HOLD信号时处理器是否继续内部指令的执行HM 0 处理器从内部程序存储器继续执行 只是把外部接口置成高阻状态HM 1 处理器暂停内部执行 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 70 INTM 中断方式位 用于屏蔽或打开全部中断INTM 0 开放所有可屏蔽中断INTM 1 关闭所有可屏蔽中断INTM不能通过存储器写操作来设置 SSBX指令设置INTM RSBX指令清除INTM 0 保留位 未使用 此位总是等于0 OVM 溢出方式控制位 决定当累加器溢出时重新装入目的累加器的数值 OVM 0 从ALU或乘法器的加法器中溢出的结果像正常情况一样加到目的累加器中 OVM 1 根据遇到的溢出值目的累加器被置成 或者最大的正值 007FFFFFFFh 或者最负的值 FF80000000h 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 71 SXM 符号位扩展方式控制位 决定是否做符号扩展SXM 0 数据进入ALU之前符号位禁止扩展 SXM 1 数据在被ALU使用之前进行符号扩展 SSBX指令和RSBX指令分别设置和复位SXMC16 双16位 双精度算术运算方式控制位 用来决定ALU的运算模式C16 0 ALU进行32位字长运算 双精度运算 C16 1 ALU同时进行2个相独立的16位计算 FRCT 小数方式位 指定乘法器的运算模式当FRCT 1时 乘法器的输出自动左移1位 消除多余符号位 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 72 CMPT 修正方式位 CMPT决定ARP是否可以修正 CMPT 0在间接寻址单个数据存储器操作数时 不能修正ARP 当DSP工作在这种方式 ARP必须置0CMPT 1在间接寻址单个数据存储器操作数时 可修正ARP 当指令正在选择辅助寄存器0 AR0 时除外ASM 累加器移位方式位5位的ASM域指定了 15到16范围内的移位值并且被编码为2的补码 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 73 可以使用SSBX和RSBX指令对ST0和ST1的各个位进行置位 设置为1 或清零 设置为0 操作 例如符号扩展模式可以使用SSBXSXM设置为1 RSBXSXM复位操作 ARP DP ASM可以使用LD指令带一个短立即操作数来装载 ASM和DP还可以使用LD指令用数据存储器的值来装载 2 状态寄存器1 ST1 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 74 3 处理器模式状态寄存器PMST IPTR 中断向量指针 指定中断向量表的存放位置 9位的IPTR指向128字的程序页 在这128字程序页保存着中断向量 在引导装载操作时 可以重新把中断向量映射到RAM区 在复位时 这些位都设为1 复位向量总是驻留在程序存储器空间的FF80h地址处 RESET指令不影响此区域 PMST主要设定并控制处理器的工作方式 反映处理器工作状态 PMST中的数据决定了C54X芯片的存储器配置情况 PMST寄存器通过存储器寻址的寄存器指令装载 如STM指令 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 75 MP MC 微处理器 微计算机模式 决定片内ROM是否可由程序存储空间寻址 取决于管脚MP MC上的电平 MP MC 0 可寻址片内程序存储器 片内ROM MP MC 1 不能寻址片内程序存储器 片内ROM OVLY 片内RAM占位位 使片内双重访问RAM可以被映射到程序存储区 OVLY 0 只能在数据空间但不能在程序空间寻址片内RAMOVLY 1 片内RAM可以映射入程序空间和数据空间 3 处理器模式状态寄存器PMST 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 76 AVIS 地址可见位 决定内部程序地址是否在地址管脚上可见 即AVIS控制能否从器件地址线管脚上观察内部地址线 AVIS 0 外部程序地址线不随内部程序地址变化 控制和数据线不受影响 并且地址总线由总线上的最后地址驱动 此时内部程序地址的变化不能通过器件的地址线管脚观察 AVIS 1 允许内部程序地址出现在C54X管脚上 可用来跟踪内部程序地址 3 处理器模式状态寄存器PMST 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 77 DROM 数据ROM位 决定片内ROM是否可映射到数据空间DROM 0 片上ROM不映射入数据空间 DROM 1 一部分片上ROM映射入数据空间 CLKOFF CLKOUT时钟输出关断位 决定时钟输出管脚是否有输出CLKOFF 1时 禁止CLKOUT输出并保持为高电平 SMUL 乘法饱和方式位 乘法运算时取整只有在OVM 1并且FRCT 1时SMUL才可用 当SMUL 1时 在MAC或MAS指令中进行累加运算之前将乘法运算结果取整 SST 存储饱和位 存储时取整 当SST 1时 累加器中的数据在存储到存储器之前允许取整 取整在移位操作之后完成 3 处理器模式状态寄存器PMST 3中央处理单元 CPU 3 7CPU状态和控制寄存器 TMS320C54x的硬件结构 78 TMS320C54x中有两个地址发生器 程序地址发生器 PAGEN 和数据地址发生器 DAGEN 用来对程序存储器和数据存储器进行寻址 产生所需的地址信息 3 8地址发生器 3中央处理单元 CPU 1 程序地址发生器程序地址发生器负责产生合适的地址给程序存储器 所生成的地址用来访问指令 系数表 16位立即数或其他存储在程序存储器中的信息 程序地址发生器的组成如右图所示 TMS320C54x的硬件结构 79 1 程序地址发生器PAGENB包括以下5个寄存器 1 程序计数器 PC 2 重复计数器 RC 3 块重复计数器 BRC 4 块重复起地址寄存器 RSA 5 块重复结束地址寄存器 REA 3 8地址发生器 3中央处理单元 CPU TMS320C54x的硬件结构 80 2 数据地址发生器数据地址发生器 DAGEN 负责产生合适的地址给数据存储器 支持7种基本的数据寻址模式 它包括8个辅助寄存器 AR0 AR7 2个辅助寄存器算术逻辑单元 ARAU0和ARAU1 数据存储器页指针DP 堆栈指针寄存器SP 循环缓冲区大小寄存器BK和用于选择辅助寄存器AR0 AR7的ARP 与8个辅助寄存器配套的是2个辅助寄存器算术逻辑单元 它们可以在单周期内产生两个地址 3 8地址发生器 3中央处理单元 CPU TMS320C54x的硬件结构 C54x的存储器结构 C54x总的基本存储空间为192K字 分成3个可选择的存储空间 每64K字可分为512页 每页128字 4存储器 TMS320C54x的硬件结构 81 在C54x中 片内存储器的型式有DARAM SARAM和ROM三种 片内ROM 片内ROM是程序存储器空间的一部分 有时部分也可用作数据空间的一部分 片内单操作RAM SARAM SARAM也是由几个块组成