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兰州交通大学毕业设计英文文献翻译（中文）采用45nm CMOS技术设计实现DPLL的鉴频鉴相器摘要：在本文中，主要讲述了通过采用45nm CMOS技术设计实现DPLL的相位频率检测。全数字锁相环的电路设计包括：鉴频鉴相器、压控振荡器（VCO）、网络分频器和环路滤波器。本文不仅给出了仿真结果，还描述了设计理论和计算的细节。本设计提出中心频率为200 MHz，操作频率范围为15MHz-365MHz，锁定时间约350ns，可通过调节环路滤波器的电容减小锁定时间。仿真使用BSIM4 45nm CMOS技术实现了频率从91.05 MHz-358.04 MHz的捕获。电源电压为0.8V时的中心频率的功耗为3.39752W。关键词: PLL; PFD; DPLL; CMOS一 引言 在高速通信系统中，一个最重要的因素就是通过PLL确保时钟恢复和同步。而在数字信号处理电路中，用于系统时钟芯片内部的频率合成器组成的数字锁相环已成为一个重要的部分。作为一个通信系统中的时钟提取和产生低相位噪声的本地振荡器，锁相环（PLL）已广泛应用于微处理器、数字系统的时钟发生器和频率合成器中。锁相环路是一种反馈控制电路。顾名思义，锁相环是通过负反馈路径锁定一个输入信号的相位的操作。一个锁相环的基本形式是由三个基本模块组成，如图1所示。(1) 鉴频鉴相器(PFD)；(2) 环路滤波器；(3) 压控振荡器(VCO)；(4) 分频网络。 鉴频鉴相器是对周期性的输入信号和压控振荡器的反馈信号进行相位比较。PD输出的是两个输入信号之间的相位差。然后通过环路滤波器过滤高频分量得到控制电压并作用于压控振荡器。压控振荡器控制电压的变化减小了输入信号和反馈信号之间的相位差。当环路锁定时，控制电压使得压控振荡器的频率正好等于输入信号频率的平均值，只要初始输入信号和压控振荡器之间的差异不太大，PLL最终锁定输入信号，这段频率捕获被称为捕捉时间，捕捉时间可以很长也可以很短，这取决于锁相环的频率宽度。一个锁相环的频率宽度取决于鉴相器、压控振荡器和环路滤波器的特性。图1 系统框图二 鉴频鉴相器鉴频鉴相器是检测参考信号和反馈信号之间的相位差。对于电荷泵/低通滤波器，有时两个信号之间的相位差会产生向上或向下的同步信号。照顾这些缺点，我们实现了鉴频鉴相器，它可以检测到参考信号和反馈信号之间的相位差。同时，不同于XOR门的鉴相器，它仅响应上升边缘的两个输入端，它将不会会影响谐波的错误锁定。PFD的设计采用了两个触发器与复位功能，这两个时钟的输入为参考信号和反馈信号，剩下的D的输入连接到VDD上并总是保持高电平，输出则为向上或向下的脉冲。这些输出都连接到一个与门使D-FF复位。无论是向上和向下的高电平还是通过与门输出的高电平，都将复位触发器。因此，两个信号不能在同一时间为高电平。这意味着，PFD的输出可以是向上或向下的脉冲，而不是两个同时都为高电平。相位差的检测是由哪个先发生上升沿决定。如图8所示的采用45nm CMOS技术实现锁相环的鉴频鉴相器锁定反馈信号和参考时钟信号的相位差。该反馈信号和参考信号之间的相位差：如图2和3所示的仿真模型，是在45nm CMOS技术下的鉴频鉴相器，锁相环对反馈信号和参考时钟信号进行锁相。图3为鉴频鉴相器在时的仿真结果。 图2 相位频率检测器的实现图3 PFD的相位差为/ 2三 环路滤波器环路滤波器的作用是把PFD中输出信号和控制信号引入的高频分量过滤掉。以这种类型的PFD方式使用的环路滤波器是一个简单的RC低通滤波器。从PFD输出相位差，即使环路是锁着的，环路滤波器的输出将显示一个脉冲变化，这种调节时钟频率的方法是不需要特有的使用PFD的DPLL。一个脉冲变化时，环路滤波器的输出频率等于时钟频率调节压控振荡器的控制电压。四 压控振荡器压控振荡器(VCO)是由一个非线性装置，环路滤波器产生的电压控制VCO产生的振荡频率。在锁相环系统中，环路滤波器的输出连接到VCO的输入。压控振荡器是电路中产生周期信号的一种办法。VCO的输出频率约与从环路滤波器输入的电压成线性关系。因此，改变VCO的外加电压其变频输出结果不变图4 压控振荡器的输出频率与输入控制电压考虑VCO的典型特征如图4所示，当=VDD / 2(通常)时，VCO的方波的频率输出为。另外还有两个振荡频率和与输入电压和是非常重要的VCO持续振荡的输入数据。通常，VCO的输入信号频率和VCO的中心频率是相同的，这样最小化了DPLL的锁定时间。VCO的增益是图4曲线的斜率。这可以得出：VCO的标准:我们首先计算总电容:让我们使用一个基于中心漏极电流为10mA的场效应管。它的选择当前是很重要的，因为振荡频率为200 MHz时，级数为：当控制电压约为VDD / 2时，产生200 MHz的振荡频率共需要17级。自由化后VCO的增益计算：如图5中所示，实现在45nm CMOS技术下的锁相环通过环路滤波器所产生的电压控制压控振荡器的振荡。图6所示是在控制电压为400 mV下的VCO的仿真结果。图5 当前VCO的实现图6 在400 mV 下VCO的仿真结果五 分频器网络分频器网络将信号反馈给触发器型鉴相器。在这里我们使用2分频网络，我们可以改变分频器网络使之合成不同的频率。如图7和8所示，它划分VCO的时钟信号并产生dclock，并应用于触发器型鉴相器与输入信号进行比较。图7 分频器网络的实现图8 2分频网络的仿真结果六 DPLL的实现整合PLL所有模块后的DPLL的实现如图9所示。瞬态分析数字锁相环如图10所示，从这个图中我们测量出了DPLL的置位时间或锁定时间约为25 ns，这意味着输出的相位和输入相位之间进行了频率锁定。图10中的蓝色波形为VCO的输入控制电压，或者说是环路滤波器的输出电压。DPLL规范如表1所示。参数值技术45nmCMOS (BISIM4)工作电压0.8V输出频率范围15MHz 365MHz中心频率200MHz捕捉范围91.05MHz 358.04MHz锁定时间350Ns功率消耗3.39752W图9 触发器型鉴相器的输出结果图10 200MHz时DPLL的仿真结果七 结论和发展根据这篇文章，我们可以通过使用电荷泵代替三态PFD设备再改进性能和参数，我未来的工作是将电荷泵鉴频鉴相器的工作频率提高到1GHz 。参考文献1 低功率1 GHz电荷泵锁相环在0.18m CMOS工艺第17届国际会议“混合集成电路和系统设计”,6.24 - 26,2010,Wroc_aw,波兰2 CMOS低噪声锁相环路,978 - 1 - 4244 - 4244 - 4/10 /2010年IEE