PCB设计规则与指导手册.xls

HDP03F01 Board Hardware Rule constrained Design Requirement Form内部公开 2020 3 2华为机密 未经许可不得扩散第1页 共58页 PCBPCB设设计计规规则则与与指指导导手手册册 该文档是layout工程师对各种常用接口的基本布线要求 每个接口的特性有差异 请勿互相作为参考 如果芯片手册有特殊要求的话 还请遵循手册要求进行 该文档亦可作为H W 的参考设计的要求 版本会不停更新以适应不断变化的需求 HDP03F01 Board Hardware Rule constrained Design Requirement Form内部公开 2020 3 2华为机密 未经许可不得扩散第2页 共58页 b38bbc059e39e1db0700a0ecba8bf4ed xls文档密级 2020 3 2华为机密 未经许可不得扩散第3页 共58页 一一般般布布线线要要求求 b38bbc059e39e1db0700a0ecba8bf4ed xls文档密级 2020 3 2华为机密 未经许可不得扩散第4页 共58页 整整体体一一般般要要求求 1 3W原则 即边到边最少两倍线宽间距 时钟信号必须保证 2 平面20H原则 即电源平面相对于地平面内缩20H的距离 将抑制70 的板边电场辐射 H是电源平面和地平面的距离 3 阻抗控制 一般情况下单端信号PCB走线特性阻抗50 10 差分信号PCB走线特性阻抗100 10 4 过孔避免打成一排直线 可以考虑摆成锯齿形状 否则会影响信号的回流路径 5 推荐磁珠电容布线方式 6 相邻层高速走线避免长距离平行 最好在不同层垂直交叉走线 7 高速信号必须有良好的回流路径 布线时应注意其回流路径不会跨分割平面或者被隔断 保证高速信号的回流路径最小 8 信号布线不能走成闭环或半环 防止形成天线造成EMI问题 9 板子四周加地孔 地孔间距200mil左右 10 信号尽量都有完整参考平面 不夸分割 如果要跨分割 需以最短路径垂直通过 测测试试点点摆摆放放要要求求 1 测试点原则上需要覆盖95 的信号 2 测试点为圆形 最好Bottom单面摆放 3 测试点直径30mil 测试点中心距最少68mil 高密度区域可以放宽至50mil 4 测试点与零件距离至少1mm 与零件pad间距至少0 25mm 与板边3 2mm 与螺丝孔距离6mm 与滤波器 排针 排插 变压器和connector的hole距离至少0 5mm 5 每种电源留4个测试点 GND至少10个测试点 6 芯片的pad DIP器件孔 hole和via不得作为测试点 7 测试点不得有绿油和丝印 8 对于高度小于5mm的器件 边缘距离至少0 38mm 高于5mm的器件 测试点边缘距离pad中心3 8mm 9 XAUI 10G 40G PCIe SATA DDR RF和网口差分线 列為 high speed bus 不加测试点 b38bbc059e39e1db0700a0ecba8bf4ed xls文档密级 2020 3 2华为机密 未经许可不得扩散第5页 共58页 整整体体原原则则 1 2 3 4 5 6 7 8 9 10 11 细细节节处处理理 1 2 3 4 5 叠层时地平面和电源最好能相邻紧耦合 可以获得较低的电源平面阻抗 完整电源平面与地平面 电源平面相对相邻的地平面内缩20H H为电源层到地层的距离 整板边缘有地 并使用规则过孔连接各层地 保证EMC 一般规则是按每隔200mil打一个 布线层空间不足时 应先考虑用电源层 其次才是地层 因为最好是保留地层的完整性 电源主通道保证相应的宽度 满足载流需求 1OZ铜厚40mil保守可承受电流1A 电源pin脚过孔尽量靠近pin脚 布线粗而短 电流通道少换层 如有换层 换层处过孔的数目尽量多 需满足过流需求 铜皮尖角会致辐射 将多余的不必要的铜皮尖角部分去除 电源 地线之间加上去耦电容 尽量加宽电容的电源 地线宽度 当通孔 包括焊盘和过孔 穿过地 电源平面时 如果通孔之间的距离靠得过近 在电源 地平面上造成一条长分割带 如图2 避免3个以上过孔连在一起 过孔要交错分布 铜皮不要从器件的两个PIN之间穿过 VCC12V和其他网络拉开距离 表层30mil 内层20mil 12V连接器输入和GND之间距离推荐做到表层80mil 内层30mi PCB的top bottom层上的地平面 每300mil 300mil区域内需要打GND过孔到内层地平面 0402阻容焊盘布局在大铜皮上 容易导致器件立碑 建议焊盘花焊盘连接 电解电容下面表层不要布线 线圈电感下面各层都挖空 时时钟钟布布线线要要求求 1 时钟信号布线优先级最高 考虑摆放位置有完整的参考平面 远离板边 尽量远离高发热器件 距离需要参考热仿真结果 2 时钟信号布线尽可能地短 使信号的衰减和受到的干扰最小 3 时钟信号线尽量走在电路板的同一层上 避免过孔 减少信号反射 即使换层 注意要参考同一平面 4 时钟信号线尽量走直线 避免走折线 可以采用弧线代替折线 5 时钟信号线不分路 不分叉 防止信号衰减反射等不良影响 如需分路 设计采用专用芯片实现 6 时钟信号线周围尽量没有其他的干扰源和走线 必要对时钟信号线加地线保护和屏蔽 7 注意晶振输出电平类型和芯片接收的电平类型是否一致 不一致则通过专用芯片转换或者更换时钟源 8 电路设计中一定要有时钟输出的相关匹配设计 如源端匹配 串阻一定要加 增加调试手段 DDR3DDR3总总线线信信号号定定义义 数数据据线线 地地址址命命令令线线 控控制制线线 时时钟钟线线 布布线线一一般般要要求求 线线宽宽要要求求 数据线LANE 0 DQ 0 7 DM0 DQS0 数据线LANE 1 DQ 8 15 DM1 DQS1 数据线LANE 2 DQ 16 23 DM2 DQS2 数据线LANE 3 DQ 24 31 DM3 DQS3 数据线LANE 4 DQ 32 39 DM4 DQS4 数据线LANE 5 DQ 40 47 DM5 DQS5 数据线LANE 6 DQ 48 55 DM6 DQS6 数据线LANE 7 DQ 56 63 DM7 DQS7 数据线LANE 8 ECC 0 7 DM8 DQS8 32位总线 4位ECC 所有data lane之间最大长度差异在 1inch以内 注意要结合具体CPU的memory controller要求 data lane 内部在同一层做等长 10mil 越小越好 注意要结合具体CPU的memory controller要求 BA 0 2 A 0 15 RAS CAS WE CS 0 3 CKE 0 3 ODT 0 3 CK 0 5 时钟线 地址命令线 控制线 125mil 如右图所示 注意要结合具体CPU的memory controller要求 1 所有DDR3 SDRAM信号走线必须分布在邻近地 电源平面的走线层 避免信号走线跨电源或地分割区域 必须保证DDR信号走线都有完整的参考平面 2 信号走线及换层过孔附近放置与地连通的过孔 保持良好的信号回流路径 3 信号线尽量短 走线路径上尽量少打过孔 保证走线阻抗的连续性 4 避免时钟信号紧邻数据 地址总线 避免地址信号紧邻数据信号 5 地址 命令 控制和时钟线都是走fly by模式 在最远的一片芯片上做阻抗匹配 参看右图 6 DDR3 SDRAM信号与非DDR3 SDRAM信号走线间隔至少20mil 7 每个VREF pin要加去耦电容且走线尽量宽 建议宽度20mil 同时与其他信号线间隔20mil 25mil 8 DDR ZQ的电阻尽量靠近管脚放置 走线尽量和pad一样粗 9 CK 地址 命令 DQ DQS走线最大长度不能超过5inch 10 所有差分信号P N都做等长 5mil S1 表示同组线间距要求 线组分类如信号定义划分 S2 表示不同线组间线距要求 S3 表示线宽 DQ DQS ADDRESS Command Control 信号线最小线宽4mil 推荐线宽6mil CLK线最小线宽4mil 推荐线宽6 10mil VDD VDDQ VSS VSSQ打孔与参考平面连接 尽量短而粗 推荐线宽8mil DDR2DDR2总总线线信信号号定定义义 数数据据线线数据线LANE 0 DQ 0 7 DM0 DQS0 数据线LANE 1 DQ 8 15 DM1 DQS1 数据线LANE 2 DQ 16 23 DM2 DQS2 数据线LANE 3 DQ 24 31 DM3 DQS3 数据线LANE 4 DQ 32 39 DM4 DQS4 数据线LANE 5 DQ 40 47 DM5 DQS5 数据线LANE 6 DQ 48 55 DM6 DQS6 数据线LANE 7 DQ 56 63 DM7 DQS7 数据线LANE 8 ECC 0 7 DM8 DQS8 32位总线 4位ECC 地地址址命命令令线线BA 0 2 A 0 15 RAS CAS WE 控控制制线线CS 0 3 CKE 0 3 ODT 0 3 时时钟钟线线CK 0 5 叠叠层层设设置置 1 对于同一组数据线及其对应的DQ STROBE线 如DQ 7 0 DM0与DQS0 DQS0 应布在同一层 以减小信号skew 2 DDR2信号线的参考平面最好是选择地平面 尤其是时钟线 如果基于成本考虑 不得不选用电源层作为参考面 则DDR2供电电源平面需包围整个DDR2走线范围 且边缘要留有余量 电源与地平面间的阻抗在整个带宽范围内要足够低 线线长长匹匹配配 1 走线增加一个过孔 大概相当于增加了90mil的传输线长度 2 对于走线长度应把封装内部引线长度计算在内 3 各信号线的长度匹配如下表 控制线 CS CKE ODT 命令线 Address Bank Address RAS CAS WE 数据线 DQ DM 信信号号类类别别最最小小长长度度 最最大大长长度度 命令线 控制线 时钟线长度 250mil 时钟线长度 250mil 数据STROBE线 时钟线长度 100mil 时钟线长度 100mil 数据线 数据STROBE线 同一数据组 STROBE长 度 30mil STROBE长 度 30mil 4 时钟信号差分对的长度差应控制在 5mil以内 5 在能够满足布线空间的情况下 走线长度越短越好 一般控制在5000mil以内 可以以时钟线作为参考线 串串扰扰 1 对于蛇行走线 各线段之间的间距应至少为走线宽度的两倍 边沿到边沿 2 DDR2信号线与非DDR2信号线之间的间距应大于20mil 3 时钟 DQS等差分线与其它DDR2信号线的间距应大于20mil 4 同一组命令线 同一组控制线或同一组数据线间的走线间距应大于走线宽度1 5倍 最好2倍以上 而不同组间的信号线间距应大于走线宽度的2倍 最好3倍以上 5 在扇出线区域 由于空间限制 不能满足走线宽度和间距要求时 可适当减小走线宽度及减小走线间距 但该扇出线长度应小于500mil 6 每条信号线的过孔数最好不要超过两个 7 VREF参考电压线要有足够低的阻抗 且与其它DDR2信号线的间距大于25mil 阻阻抗抗匹匹配配 1 DDR2 800信号走线单端阻抗应设置成50 2 对于控制命令线 时钟线要进行阻抗匹配 可采用源端串联匹配或末端并联匹配 源端匹配具有较小的驱动功率 但上升沿时间是末端匹配的两倍 且一般驱动器的HI和LO驱动电阻不一样 较难得到精确的匹配阻值 源端匹配一般只适合于点对点拓扑 3 对于单端信号线 源端端接电阻加驱动电阻值等于走线阻抗 而末端端接电阻等于走线阻抗 端接电压为DDR2供电电压的一半 通常需使用专用的DDR2端接稳压电源 在整个带宽范围内具有低阻抗 高动态响应能力等性能 4 Clock data strobe等差分信号线应尽量设计成紧耦合差分对 即差分对内间距应小于走线宽度 走线应对称 如同时改变线宽 同时打过孔等 5 对于Clock差分信号线 如有两个负载 则各分支线长度应尽量短且对称 每条分支线末端用200 电阻进行并联端接 6 并联端接电阻的走线长度应控制在250mil以内 对于点对点拓扑的末端端接电阻 应放在接收器后面 线线宽宽要要求求 参考DDR3 1 对于同一组数据线及其对应的DQ STROBE线 如DQ 7 0 DM0与DQS0 DQS0 应布在同一层 以减小信号skew 2 DDR2信号线的参考平面最好是选择地平面 尤其是时钟线 如果基于成本考虑 不得不选用电源层作为参考面 则DDR2供电电源平面需包围整个DDR2走线范围 且边缘要留有余量 电源与地平面间的阻抗在整个带宽范围内要足够低 3 各信号线的长度匹配如下表 控制线 CS CKE ODT 命令线 Address Bank Address RAS CAS WE 数据线 DQ DM 4 同一组命令线 同一组控制线或同一组数据线间的走线间距应大于走线宽度1 5倍 最好2倍以上 而不同组间的信号线间距应大于走线宽度的2倍 最好3倍以上 5 在扇出线区域 由于空间限制 不能满足走线宽度和间距要求时 可适当减小走线宽度及减小走线间距 但该扇出线长度应小于500mil 2 对于控制命令线 时钟线要进行阻抗匹配 可采用源端串联匹配或末端并联匹配 源端匹配具有较小的驱动功率 但上升沿时间是末端匹配的两倍 且一般驱动器的HI和LO驱动电阻不一样 较难得到精确的匹配阻值 源端匹配一般只适合于点对点拓扑 3 对于单端信号线 源端端接电阻加驱动电阻值等于走线阻抗 而末端端接电阻等于走线阻抗 端接电压为DDR2供电电压的一半 通常需使用专用的DDR2端接稳压电源 在整个带宽范围内具有低阻抗 高动态响应能力等性能 4 Clock data strobe等差分信号线应尽量设计成紧耦合差分对 即差分对内间距应小于走线宽度 走线应对称 如同时改变线宽 同时打过孔等 5 对于Clock差分信号线 如有两个负载 则各分支线长度应尽量短且对称 每条分支线末端用200 电阻进行并联端接 XAULXAUL信信号号定定义义 X A D I X A D O 一一般般要要求求 1 xaui信号走线尽量短 有完整的参考平面 尽量少打过孔 换层要注意保持参考平面不变 2 信号走线及换层过孔附近放置地孔 保持良好的信号回流路径 3 同向4个线对的走线长度差异一定要控制在50mil以内 4 TX和RX要分开走线 不要TX RX TX混合走线 5 模拟信号和时钟信号要远离差分信号 最少保持20mil距离或者三倍线距以上 6 过孔和交流耦合电容会增加信号的抖动 所以差分信号线上的AC耦合电容要对称平行放置 7 信号和过孔的桩线要尽可能短 考虑用盲埋孔或者背钻 8 差分阻抗控制在100 10 叠层计算出来的偏差越小越好 9 过孔尺寸尽量小 减少容性同时经过的其他无用层的pad 需要移除 减少容性 如右图1所示 10 布线转角采用圆弧方式 会将差分对内的skew降到最低 如图2所示 11 所有差分信号做等长时绕线尽量选在出线的地方 不要为了等长用蛇形线补偿 12 互联芯片的摆放方式参考图3中A的方式 减少差分对的skew 13 同层和相邻层的其他走线与XAUI线避免长距离平行走线 14 AC电容摆放位置靠近接收端 摆放位置要对称 不要前后错开 1 xaui信号走线尽量短 有完整的参考平面 尽量少打过孔 换层要注意保持参考平面不变 XFIXFI信信号号定定义义 一一般般要要求求 RD TD 1 信号线在不影响阻抗的配置下通过松散耦合的差分走线方式布线 越粗越好 线宽不能小于5mil 2 布线转角采用圆弧方式 会将差分对内的skew降到最低 过孔数量尽最大能力做到最少 3 收发线距离至少3倍线宽以上 4 换层时需加地孔 数量至少两个 距离信号线10H以内 H表示换层两层之间的厚度 5 换层时 过孔经过的其他无用层的pad 需要移除 减少容性 如右图1所示 6 via的stub最小 最好使用背钻或者用盲埋孔 最低要求是在表层和底层或者接近表层和底层处来走线和换层 7 信号出现方式必须如右图2 保证零skew 如果有困难 HW检查芯片是否支持差分线极性互换 8 差分线边缘距离分割参考层的距离至少100mil 9 丝印不得摆放在信号上 距离信号线边缘至少10mil 10 差模阻抗100 7 共模阻抗25 30欧 11 互联芯片的摆放方式参考图3中A的方式 减少差分对的skew SGMIISGMII信信号号定定义义 一一般般要要求求 SGIN SGOUT 1 差分信号PCB走线特性阻抗100 2 差分信号的PN线长相差不超过5mil 不要为了等长用蛇形线补偿 3 信号下方要有完整的地平面或者电源平面做参考 要保证阻抗控制 4 信号尽量少换层打孔 如果要换层需保持参考平面不变 同时加缝补过孔 5 信号线上的交流耦合电容要放置在信号接收端或等距离PHY摆放 6 模拟信号和时钟信号要远离差分信号 最少保持20mil距离 7 过孔和交流耦合电容会增加信号的抖动 所以一对差分信号线上的AC耦合电容要对称平行放置 8 布线转角采用圆弧方式 会将差分对内的skew降到最低 过孔数量尽最大能力做到最少 9 via的stub最小 最好使用背钻或者用盲埋孔 最低要求是在表层和底层或者接近表层和底层处来走线和换层 SGMIISGMII信信号号定定义义 SGIN SGOUT 一一般般要要求求 1 差分信号的线长相差不超过5mil 不要为了等长用蛇形线补偿 2 使用完整的地平面或电源平面做参考 3 在信号改变参考的过孔附近 均匀而规律的加缝补过孔 4 信号线上的交流耦合电容要放置在信号接收端或者是放在任意位置 但是两个电容距离PHY的长度要一致 5 信号和过孔的桩线要尽可能短 6 布线时TX RX和时钟信号要相互保持3倍线宽距离 同时SGMII信号要远离其他模拟信号 时钟信号 避免串扰 7 收或者发的总长度不能超过36inch 4 信号线上的交流耦合电容要放置在信号接收端或者是放在任意位置 但是两个电容距离PHY的长度要一致 6 布线时TX RX和时钟信号要相互保持3倍线宽距离 同时SGMII信号要远离其他模拟信号 时钟信号 避免串扰 GMIIGMII信信号号定定义义 TXTX组组 RXRX组组 RGMIIRGMII信信号号定定义义 TXTX组组 RXRX组组 一一般般要要求求 GTXCLK 吉比特TX信号的时钟信号 125MHz TXCLK 10 100M信号时钟 TXD 7 0 被发送数据 TXEN 发送器使能信号 TXER 发送器错误 RXCLK 接收时钟信号 从收到的数据中提取 因此与GTXCLK无关联 RXD 7 0 接收数据 RXDV 接收数据有效指示 RXER 接收数据出错指示 COL 冲突检测 CRS 载波侦测 MDC 配置接口时钟 MDIO 配置接口I O TXCLK 发送时钟信号 TXD 3 0 被发送数据 TXEN 发送器使能信号 RXCLK 接收时钟信号 RXD 3 0 接收数据 RXDV 接收数据有效指示 COL 冲突检测 CRS 载波侦测 MDC 配置接口时钟 MDIO 配置接口I O 1 建议时钟信号在布线时 使用地线隔离防护 地线上200mil间隔打孔 或与其它信号保持在3W以上线间距 以减小数据信号的串扰对时钟质量的影响 2 每组数据信号之间线间距尽量保持在3W以上以减小SSN和串扰效应 组内线宽保持2 3W间距 3 注意走线的阻抗控制 保证单端信号走线控制阻抗50 10 4 为减小走线delay造成的skew影响 建议每组收 发数据信号相对其随路时钟在PCB布线时进行等长控制 Skew控制在 100mil以内 5 GMII总线长度越短越好 6 同组尽量在同一层 尽量少打VIA 7 每组参考平面要完整 S3MII SourceS3MII Source syncsync serialserial MII MII TXTX组组 RXRX组组 一一般般要要求求 TXCLK 发送时钟信号 TXD 发送数据 TXSYNC 发送同步信号 RXCLK 接收时钟信号 RXD 接收数据 RXSYNC 接收同步信号 1 为减小走线delay造成的skew影响 建议每组收 发数据信号相对其随路时钟信号和同步信号在布线时进行等长控制 如 TXD 0 7 TXSYNC and S3MII TXCLK 要做等长 RXD0 0 7 RXSYNC and S3MII RXCLK要做等长 8口S3MII的PHY 2 每组信号布线与相邻信号间距保持在3W以上以减小SSN和串扰效应 组内同样按照3W布线 3 同组尽量在同一层少打VIA 4 避免信号布线穿越电源分割区域 保持信号参考平面完整 S3MII SourceS3MII Source syncsync serialserial MII MII 1 为减小走线delay造成的skew影响 建议每组收 发数据信号相对其随路时钟信号和同步信号在布线时进行等长控制 如 TXD 0 7 TXSYNC and S3MII TXCLK 要做等长 RXD0 0 7 RXSYNC and S3MII RXCLK要做等长 8口S3MII的PHY MIIMII信信号号定定义义 TXTX组组 RXRX组组 一一般般要要求求 TXCLK 发送信号时钟 TXD 3 0 被发送数据 TXEN 发送器使能信号 TXER 发送器错误 RXCLK 接收时钟信号 从收到的数据中提取 因此与GTXCLK无关联 RXD 3 0 接收数据 RXDV 接收数据有效指示 RXER 接收数据出错指示 COL 冲突检测 CRS 载波侦测 MDC 配置接口时钟 MDIO 配置接口I O 1 单端阻抗控制50欧 10 2 时钟和数据线越短越好 同组尽量在同一层不要打VIA 注意不要跨分割 3 为减小走线delay造成的skew影响 建议每组收 发数据信号相对其随路时钟在PCB布线时进行等长控制 Skew控制在 100mil以内 4 TX组和RX组距离其他信号要保持3W或者3W以上距离 组内2 3W间距 一一般般要要求求 1 49 9ohm和0 1uF组成的匹配阻容靠近PHY芯片放 2 网络变压器中心抽头的电容 要靠近变压器的中心抽头pin放 每个电容有自己单独的电源过孔和地过孔 3 变压器下面要通层挖 不要在变压器下面放任何不属于差分线的器件 4 MDI MDIX走线满足100ohm阻抗要求 保持差分走线的间距 不要为了等长而绕线 5 MDI MDIX走线保证走线有完整的参考平面 最好是参考GND 将电源平面向后缩 不要跨分割和避免更换参考平面 走线远离参考平面的边缘 6 MDI MDIX走线和其他信号至少满足3W的间距要求 7 PCB划分示意图 8 transformer 电容布局推荐 一一般般要要求求 1 阻抗控制 对无防护要求的设计 差分阻抗控制为100ohm 10 对常见共模防护2KV 6KV 线宽要求不小于8mil 差分阻抗控制目标为80ohm 10 对机架设备 共模防护6000A 线宽要求不小于25mil 2 避让 表层高低压避让80mil 对RJ45器件本身的瓶颈处接受50mil 内层30mil 3 隔离 变压器下面要通层挖开 初级和次级的PLANE间隙不小于80mil 4 等长 建议PHY到XFMR和XFMR到RJ45的差分线PN总长误差不超过100mil 5 间距 差分线线对之间大于3H原则 6 参考 MDI MDIX走线保证走线有完整的参考平面 走线远离参考平面的边缘 大于3H原则 PCIEPCIE信信号号定定义义 一一般般布布线线要要求求 PCIE TD PCIE RD 1 RX TX走差分形式布线 阻抗控制在85ohm 15 走线宽 损耗低 2 收发信号最长12 inches 收发差分对之间无需做等长处理 3 参考时钟 REFCLK 走差分形式布线 阻抗控制在90ohm 100ohm 15 最长4 inches 4 差分对间距20mil以上 离其他高速信号尽量40mil以上 差分对两个线的长度相差控制在 5mil 5 AC耦合电容靠近发送芯片TX端和接收芯片的RX端放置 若摆放参考如图 6 走线需离参考平面边缘是距参考平面的至少三倍 是微带线的至少4倍 7 有完整的参考平面 改变走线层时使用地孔包围过孔 过孔要求 via pad size 25 mil hole size 4倍线宽 B C 1 5倍的线宽 10 蛇形走线要求 11 出现避免尖角转弯 如下四种出现方式都可以 USBUSB信信号号定定义义 一一般般布布线线要要求求 USB D 一一 布布局局方方面面 1 避免USB2 0 接口靠近时钟芯片如时钟驱动器 晶体或钟振 2 在USB端口处放置共模choke 有利于通过EMI测试 二二 布布线线方方面面 1 差分布线 DP DM 走线控制等长 走线间距保持均匀 控制90ohm正负10 的均匀差分阻抗 2 应有完整的GND 平面层 邻近GND 平面层布线 不能跨平面分割 3 应尽量用最少的过孔和拐角 过孔不能超过2 个 拐角可考虑用圆弧或者135度角 避免直角 以减少反射和阻抗变化 4 布线不能在时钟芯片如时钟驱动器 晶体或钟振的附近或者下方 5 应避免信号线上有分叉 如右图 6 USB差分线对最长距离4inch 含cable最长不超过12inch 7 避免邻近其它高速信号和大电流信号 并保证间距大于50mil 距离其他一般信号20mil 信信号号定定义义 AD总线或者地址总线 数据总线 总线控制信号 一一般般布布线线要要求求 1 所有走线有完整的参考平面 优先参考地平面作 2 所有走线间距满足3W原则 所有走线尽量短 避免尖直角 3 走线少换层 不要跨分割 跨分割处有缝补电容 4 单端阻抗控制50 5 同类信号保证在同一层布线 同类信号与其他类信号间距应尽量大 至少要大于3 倍线宽 6 所有信号尽量在同一层完成布线 过孔尽量少 SPISPI信信号号定定义义 SPI CS SPI MOSI SPI MISO SPI CLK 一一般般布布线线要要求求 1 SPI属于低阻抗总线 走线注意抗干扰 布线是距离越短越好 2 所有走线有完整的参考平面 优先以地平面作参考 走优选层 3 所有走线间距满足3W原则 所有走线尽量短 避免尖直角 4 走线少换层 不要跨分割 跨分割处有缝补电容 I2CI2C信信号号定定义义 一一般般布布线线要要求求 MDC MDIO 1 MDC和MDIO满足3W原则 即最少两倍线宽间距 2 MDIO以菊花链方式进行布线 到每个PHY需要有串阻 通过仿真或者实测调整阻值 注意50欧的末端终结 3 MDC最好用时钟buffer实现一驱多 或者如图所示布线 末端50欧终结 不建议星型布线 如采用 到每个PHY需串电阻且分叉点到每个PHY的距离要等长 同时需通过仿真得到合适阻值 I2CI2C信信号号定定义义 SDA SCK 一一般般布布线线要要求求