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第7章 习题解答7.1 由74290所构成的计数电路如图7.50所示，试分析它们各为几进制计数器。解：74290是异步二-五-十进制计数器，下降沿触发；CKA是二进制计数器脉冲输入，Q0是输出；CKB是五进制计数器脉冲输入，Q3Q2Q1是输出；异步清零端R0(1)、R0(2)和异步置9控制端R9(1)、R9(2)都是高有效。（1）R9(1)=R9(2)=0；R0(1)=R0(2)=Q3；CKA无脉冲输入；CKB接外部时钟，所以74290中只有五进制计数器工作。设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000001010011000（由于该芯片是异步清零，所以Q3Q2Q1=100是过渡状态，在011之后短暂存在）。由此可知，该电路是四进制计数器。（2）CKA没有脉冲输入，CKB接外部时钟，所以只有五进制计数器工作。R9(1)=R9(2)=0；R0(1) =Q1，R0(2)=Q2；设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q2=Q1=1（即计数值变为Q3Q2Q1=011）时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000001010000（由于该芯片是异步清零，所以Q3Q2Q1=011是过渡状态，在010之后短暂存在）。由此可知，该电路是三进制计数器。（3）CKB=Q0，CKA接外部时钟，两个计数器同时工作，构成一个8421BCD码计数器。R9(1)=R9(2)=0；R0(1)=R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按8421BCD码进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：000000010010001101000101011001110000（由于该芯片是异步清零，所以Q3Q2Q1Q0=1000是过渡状态，在0111之后短暂存在）。由此可知，该电路是八进制计数器。（4）CKB=Q0，CKA接外部时钟，构成一个8421BCD码计数器。R9(1)=R9(2)=0； R0(1)=Q0，R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按8421BCD码进行加1计数，当Q0=Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：0000000100100011010001010110011110000000（由于该芯片是异步清零，所以Q3Q2Q1Q0=1001是过渡状态，在1000之后短暂存在）。由此可知，该电路是九进制计数器。7.2 试画出图7.51所示电路的完整状态转换图。解：74161是4位二进制加法计数器，同步预置数，低有效、异步清零，低有效。由逻辑电路图可知，即复位无效；，即当Q2=0时，在时钟上升沿的作用下装入数据，装入的数据为D3D2D1D0=Q3100。设计数器的初态为Q3Q2Q1Q0=0000，则Q2=0，在CLK脉冲上升沿的作用下，计数器被装入初值D3D2D1D0=0100，然后从0100开始，在时钟脉冲作用下进行加1计数；当计数器的值加到Q3Q2Q1Q0=1000时，Q2=0，在CLK脉冲上升沿的作用下，计数器又被装入初值，此时D3D2D1D0=1100，然后从1100开始，在时钟脉冲作用下进行加1计数；当计数值加到0000时，又重复刚才的计数过程。可画出该电路的状态转换表如下所示。习题7.2的状态转换表Q3 Q2 Q1 Q0 0 0 0 000 1 0 00 1 0 010 1 0 10 1 0 110 1 1 00 1 1 010 1 1 10 1 1 111 0 0 01 0 0 001 1 0 01 1 0 011 1 0 11 1 0 111 1 1 01 1 1 011 1 1 11 1 1 110 0 0 0无效状态0001、0010、0011，在经历1个CLK脉冲后变换为状态0100；无效状态1001、1010、1011，在经历1个CLK脉冲后变换为状态1100。由此可画出完整的状态转换图如下所示。7.3 试分析图7.52所示电路，画出状态转换图，并说明是几进制计数器。解：74161是4位二进制加法计数器，同步预置数，低有效、异步清零，低有效。由逻辑电路图可知，即预置数控制端无效；。设计数器的初态为Q3Q2Q1Q0=0000，则在时钟脉冲的作用下，74161进行加1计数，当计数值加到Q3Q2Q1Q0=1010时，进行异步清零，即SN=1010（SN=1010为过渡状态，存在时间极其短暂）。由此可画出状态转换图如下所示，该电路的功能是十进制计数器。7.4 图7.53所示电路是用计数器74160构成的程控分频器，试确定其输出信号Z的频率。如果要实现68分频，预置数Y应该为多少？解：（1）74160是BCD码十进制加法计数器，同步预置数，低有效、异步清零，低有效。该电路使用了两片74160，构成两位十进制加法计数器。左边74160的ENP=ENT=1，允许计数；右边74160的ENP=1，ENT与左边一片的RCO相连，即左边一片产生进位时，右边一片才允许计数，所以左边一片为个位计数器，右边一片为十位计数器。两片的清零信号都接高电平，无效；两片的预置数控制端都与十位计数器的进位信号RCO（计数值为1001且ENT=1时RCO=1）取反后相连，即当十位和个位的计数值都为9时，对两片同时进行预置数，个位预置的数据为0101，十位预置的数据为0111。所以，该逻辑电路计数过程如下为75（0111 0101）99（1001 1001），并且是按照十进制加1计数的，所以该电路完成的是25进制计数功能，即对输入的CLK信号进行25分频，输出信号Z=（100/25）KHz=4KHz。（2）由前面的分析可知，如果计数器的值为99（1001 1001），下一个脉冲到达时对两个74160同时进行预置操作。若要完成68分频，则预置的数据应该是99-68+1=32，即个位计数器（左边74160）预置的数据为0010，十位计数器（右边74160）预置的数据为0011。7.5 某分频电路如图7.54所示。（1）当分频控制信号Y=(101000)2时，输出信号Z的频率为多少？（2）欲使信号Z的频率为2KHz，分频控制信号Y应该取什么值？（3）当分频控制信号Y取何值时，输出Z的频率最高？Z的最高频率为多少？（4）当分频控制信号Y取何值时，输出Z的频率最低？Z的最低频率为多少？解：74161的主要特性：4位二进制加法计数器，同步预置数，异步清零，和都是低有效。该逻辑电路由3个模块构成：74161（1）：ENP=ENT=1，预置数和清零控制端都接高电平，无效。所以该计数器在外部输入时钟的控制下进行4位二进制加法计数，计数值由Q3Q2Q1Q0输出。由4位二进制加法计数器的状态变化过程可知，Q0输出的信号是对输入时钟信号的二分频；Q1输出的信号是对输入时钟信号的四分频；Q2输出的信号是对输入时钟信号的八分频；Q3输出的信号是对输入时钟信号的十六分频。74153：4选1的数据选择器，当BA=00时，Y=X0；BA=01时，Y=X1；BA=10时，Y=X2；BA=11时，Y=X3。由逻辑电路的连接方式可知，当Y5Y4取某个特定的值时，74153的输出分别与74161（1）计数值相应位的状态相同，即：当Y5Y4=00时，Y=Q0；Y5Y4=01时，Y=Q1；Y5Y4=10时，Y=Q2；Y5Y4=11时，Y=Q3。74161（2）：ENP=ENT=1，即如果计数值为1111（RCO=1），下一个脉冲到达时，对74161（2）进行预置操作，预置的数据为Y3Y2Y1Y0；而74161（2）的时钟脉冲信号是数据选择器74153的输出信号。综合上面的分析可知：74161（2）输入时钟的频率是外部输入时钟信号频率（256KHz）的1/x，其中x的取值是：Y5Y4=00时，x=2；Y5Y4=01时，x=4；Y5Y4=10时，x=8；Y5Y4=11时，x=16。然后74161（2）对该脉冲信号进行计数，反复地从Y3Y2Y1Y0计到1111，也就是再次进行分频，分频系数为（1111-Y3Y2Y1Y0+1）。（1）当分频控制信号Y=(101000)2时，Y5Y4=10，所以，上面分析过程中的x=8，即74161（2）输入时钟的频率为（256/8）KHz=32KHz，并且计数器预置的数据为Y3Y2Y1Y0=1000，第二次分频的系数为（1111-1000+1）=1000八分频，所以输出信号Z的频率为4KHz。（2）欲使信号Z的频率为2KHz，即分频系数为（256 KHz /2 KHz）=128。由于74161的分频系数最大为16，所以128分频可以采用两种方法实现：一是先进行八分频，再进行十六分频：x=8，所以Y5Y4=10；74161（2）进行十六进制计数，故预置的数据为Y3Y2Y1Y0=0000。即：分频控制信号Y=(100000)2。二是先进行十六分频，再进行八分频：x=16，所以Y5Y4=11；74161（2）进行八进制计数，故预置的数据为Y3Y2Y1Y0=1000。即：分频控制信号Y=(111000)2。（3）欲使输出Z的频率最高，则分频系数应最小。第一次分频的分频系数最小为x=2，此时Y5Y4=00；如果74161（2）预置的数据为Y=1110，则该计数器完成二进制计数功能，此时第二次分频的分频系数最小，也是2。所以，当Y5Y4Y3Y2Y1Y0=(001110)2时，输出Z的频率最高，此时Z的频率为256KHz的四分之一，即64KHz。（4）欲使输出Z的频率最低，则分频系数应最大。第一次分频的分频系数最大为x=16，此时Y5Y4=11；如果74161（2）预置的数据为Y=0000，则该计数器完成十六进制计数功能，此时第二次分频的分频系数最大，也是16。所以，当Y5Y4Y3Y2Y1Y0=(110000)2时，输出Z的频率最低，此时Z的频率为256KHz的256（16*16）分之一，即1KHz。7.6 试用两个中规模集成计数芯片74160构成一个六十进制计数器，要求采用059的8421BCD码作为60个有效状态的编码。解：74160的主要特性：BCD码十进制加法计数器，同步预置数，异步清零，和都是低有效。设片(1)和片(2)分别实现对低位和高位的计数。将它们的CLK端接同一个外部时钟信号，两片的输出构成8位二进制数用Q7Q4Q3Q0表示。由题意可知六十进制计数器的有效状态S0S59的编码用二进制数表示，依次为：0000 00000000 1001，0001 00000001 1001，0101 00000101 1001。由于74160本身就是BCD码十进制计数器，所以个位74160（1）不需要特殊处理，直接完成对外部时钟的十进制计数即可。而对于完成十位计数的74160（2），则可以用低位计数器的RCO控制该片的ENP、ENT，当74160（1）的计数值为1001时，其RCO=1，使74160（2）的ENP=ENT=1，这样，在下一个脉冲到来时，低位回零的同时，高位加1，实现了逢十进一。当计数值为Q7Q4Q3Q0=0101 1001时，下一个脉冲应该使两个计数器同时回零，个位计数器能够自动回零，而十位计数器应该用反馈预置数法控制回零操作，其反馈逻辑为，预置的数据为0000。由上面的分析可画出逻辑电路如图所示，其中两片74160的异步清零信号都接高电平，使其无效。7.7 分别用74163构成2421BCD码和5421BCD码加法计数器，并画出状态转换图。解：74163的主要特性：4位二进制加法计数器，同步预置数，同步清零，和都是低有效。（1）用74163实现2421BCD码加法计数器首先画出2421BCD码加法计数器的状态转换图如下所示。由状态转换图可知，当计数值为0100时，下一个脉冲将使计数器的值变为1011。也就是说，当计数器的值为0100时，应该使预置控制端有效，所以预置数的反馈逻辑为，预置的数据为D3D2D1D0=1011。由此可画出逻辑电路如下图所示。（2）用74163实现5421BCD码加法计数器首先画出5421BCD码加法计数器的状态转换图如下所示。由状态转换图可知，当计数值为0100时，下一个脉冲将使计数器的值变为1000。也就是说，当计数器的值为0100时，应该使预置控制端有效，所以预置数的反馈逻辑为，预置的数据为D3D2D1D0=1000。另外，当计数值为1100时，下一个脉冲应对计数器清零（74163为同步清零），所以清零的反馈逻辑为。由此可画出逻辑电路如下图所示。7.8 试分析图7.55所示电路的逻辑功能，写出分析步骤。 解：74163的主要特性：4位二进制加法计数器，同步预置数，同步清零，和都是低有效。两片74163的CLK端由同一个外部时钟信号控制，74163（1）（左边一片）的ENP=ENT=1，；74163（2）（右边一片）的ENT=1，ENP由74163（1）的状态控制，故74163（1）为低位计数器，74163（2）为高位计数器。设两片74163的输出构成8位二进制数用Q7Q4Q3Q0表示，则有：74163（1）的预置数反馈逻辑，预置的数据为D3D2D1D0=。所以74163（1）的计数过程为：0000000100100011010010001001101010111100000074163（2）的ENP=Q3Q2，即当74163（1）的计数值为1100时，下一个脉冲到达会令74163（2）加1；预置数反馈逻辑，预置的数据为D3D2D1D0=。所以74163（2）的计数过程也是：00000001001000110100100010011010101111000000，值得注意的是，高位预置数据的条件除了本位是0100或1100外，还需要低位数据为1100由上面分析过程可知，整个计数电路的计数值Q7Q4Q3Q0的变化过程为：0000 0000，0000 0001，0000 0100，0000 1000，0000 1001，0000 1100；0001 0000，0001 0001，0001 0100，0001 1000，0001 1001，0001 1100；0010 0000，0010 0001，0010 0100，0010 1000，0010 1001，0010 1100；0011 0000，0011 0001，0011 0100，0011 1000，0011 1001，0011 1100；0100 0000，0100 0001，0100 0100，0100 1000，0100 1001，0100 1100；1000 0000，1000 0001，1000 0100，1000 1000，1000 1001，1000 1100；1001 0000，1001 0001，1001 0100，1001 1000，1001 1001，1001 1100；1010 0000，1010 0001，1010 0100，1010 1000，1010 1001，1010 1100；1011 0000，1011 0001，1011 0100，1011 1000，1011 1001，1011 1100；1100 0000，1100 0001，1100 0100，1100 1000，1100 1001，1100 1100；然后重头循环，由上面的编码变化规律可知：该电路的功能是完成2位5421BCD码的十进制计数。7.9 试用74192设计一个七进制减法计数器，并画出其状态转换图，要求计数器的起始状态为1000。解：74192是同步十进制可逆计数器，UP是加法计数的脉冲输入端，DN是减法计数的脉冲输入端，都是上升沿有效。现要实现减法计数，所以DN接时钟脉冲信号，UP固定接高电平。MR是异步清零信号，高有效。是异步预置数控制端，低有效。要求起始状态为1000，所以要使用预置数控制端。实现七进制减法计数，所以有效状态S0S6依次为：1000、0111、0110、0101、0100、0011、0010。因为是异步预置数，所以的反馈逻辑应该是：当计数器的状态为SN=S7=0001时，有效，即。由此可画出逻辑电路如图所示。7.10 试用74293构成十四进制计数器。解：74293是异步二-八-十六进制计数器，下降沿触发；CKA是二进制计数器脉冲输入，Q0是输出；CKB是八进制计数器脉冲输入，Q3Q2Q1是输出；异步清零端MR(1)、MR(2)高有效，当MR(1)=MR(2)=1时，两个计数器的输出都被清零。要实现十四进制计数，首先要把74293内部的两个计数器连接成十六进制计数器，即把CKA接输入的时钟脉冲，CKB与Q0相连，这样就构成了一个十六进制加法计数器，计数值输出为Q3Q2Q1Q0。取计数状态S0=0000，由于74293是异步清零，所以，当计数状态为S14=1110时，应令复位信号有效MR(1)=MR(2)=1。由此可取复位的反馈逻辑为：MR(1)=MR(2)=（Q3Q2Q1）由此可画出逻辑电路如图所示。7.11 试用74161和必要的逻辑门设计一个可控进制的加法计数器，当控制信号M=0时为五进制计数器；M=1时为十三进制计数器。解：74161的主要特性：4位二进制加法计数器，同步预置数，异步清零，和都是低有效。采用预置数控制端进行控制，设计数初始状态S0=0000（即预置的数据为D3D2D1D0=0000），则若M=0，取S4=0100形成的反馈逻辑，以实现五进制计数；若M=1，取S12=1100形成的反馈逻辑，以实现十三进制计数。即：M=0时，；M=1时，。综合上面两种情况，可得反馈逻辑为：由此可画出逻辑电路如下图所示。7.12 试用74194构成六进制扭环形计数器，要求采用右移的工作方式。解：74194是4位的双向通用移位寄存器，要求采用右移方式，所以方式控制信号S1S0=10，移入的数据从DSL端输入。构成六进制扭环形计数器，需要3位的移位寄存器，由于右移时在时钟的作用下数据由DSL端移到Q3输出，故使用74194的Q3、Q2、Q1（Q0不用），并设电路的初始状态为Q3Q2Q1=000，可画出该扭环形计数器的状态转换图如图所示。所以，右移时的数据输入端DSL=。该电路无法自启动，所以该电路开始工作时，在复位控制端输入一个负脉冲，使74194的输出进入全0状态。然后在时钟脉冲上升沿的作用下，Q1取反后通过引脚DSL移位到Q3端，其余几个输出端依次右移，则状态转换过程如上图所示。逻辑电路如下图所示。7.13 试用JK触发器构成六进制扭环形计数器，要求电路能够自启动。解：六进制扭环形计数器有6个有效状态，需要3个触发器FF2、FF1和FF0，若采用左移（当然也可以采用右移）的方式，则全状态转换图如图所示。由状态转换图可以看出，此时构成的扭环形计数器不能自启动，故需要修改逻辑设计。由于采用左移的方式，所以，FF0的现态一定是FF1的次态，FF1的现态一定是FF2的次态，所以我们只能修改FF0的次态逻辑。现选择在状态101处切断无效循环，并将101引导到有效状态011处（也可以选择在010处切断，并引导到有效状态100处）。此时，状态转换图变成如下所示。根据新的状态转换图可画出Q0的次态卡诺图如下所示，进一步可写出其次态方程为。将状态方程、分别与JK触发器的特性方程进行比较，可得各触发器的驱动方程如下：J2=Q1，；J1=Q0，；，K0= Q2Q1由此可画出逻辑电路如下图所示。7.14 以74194为核心，附加必要的逻辑门，构成 “10011101”序列脉冲发生器。解：由于脉冲序列“10011101”的长度为8，首先用74194构成一个扭环形八进制计数器。设采用左移方式（将Q3取反移到Q0位，其他位依次左移），初态取0000（可令S1S0=11，装入数据；或通过复位控制端完成），则74194的状态转换图如下。按题目要求可列出状态转换表如下所示。习题7.14的状态转换表Q3 Q2 Q1 Q0F0 0 0 010 0 0 100 0 1 100 1 1 111 1 1 111 1 1 011 1 0 001 0 0 01由于状态0010、0100、0101、0110、1001、1010、1011、1101是无效状态，作无关项处理，由此可画出F的卡诺图如下所示。由卡诺图可写出输出的逻辑表达式为：由以上分析可画出逻辑电路如图所示。7.15 用74194和数据选择器，构成移位型“1110010”序列脉冲发生器。解：由于要产生的脉冲序列“1110010”长度为7，所以状态编码至少需要3位，将“1110010”按照下图（a）所示的方式（3位为一组）进行划分，得到的7个3位编码互不相同，所以得到状态转换图如下图（b）所示。按照该转换过程，各状态的最高位依次为1、1、1、0、0、1、0，正是所需产生的脉冲序列，而且该状态的变化过程可以通过左移完成，由于状态只用3位编码，所以只需使用74194的3位输出。采用左移，数据在时钟脉冲的作用下从DSR移入Q0，所以使用74194的低3位Q2 Q1 Q0（初态Q2Q1Q0=111可通过装入数据操作完成），移入数据DSR通过数据选择器获得，将74194的Q2、Q1分别与四选一数据选择器的B、A相连，把数据选择器的输出作为DSR，现在求DSR的逻辑。由上面的状态转换图可列出状态转换表如下所示。习题7.15的状态转换表B A（数据选择器）Q2 Q1 Q0（74194）DSR 1 1 101 1 01 1 001 0 01 0 010 0 10 0 100 1 00 1 011 0 11 0 110 1 10 1 111 1 1所以，数据选择器的各数据输入信号分别为D3=0，D2=1，D1=1，D0=0由此可画出逻辑电路如图所示。7.16 试用74161和八选一数据选择器构成“1100111001”序列脉冲发生器。解：（1）计数器模块由于脉冲序列“1100111001”的长度为10，首先要用74161构成一个十进制计数器。74161的主要特性是：4位二进制加法计数器，同步预置数、异步清零，和都是低有效。采用预置数法实现十进制计数，设预置的数据为D3D2D1D0=0000，即计数状态S0=0000，取S9=1001形成的反馈逻辑，所以。（2）数据选择模块随着时钟脉冲的输入，74161的计数状态不断变化，输出端F按照“1100111001”的顺序进行变化。用74161的输出状态Q3、Q2、Q1控制八选一数据选择器的地址输入端C、B、A，将数据选择器的输出作为电路的输出F，由此可列出状态转换表如下所示。习题7.16的状态转换与输出的对应关系Q3 Q2 Q1 Q0（74161）C B A（数据选择器）Di 取值（数据选择器）输出F0 0 0 0D0 =110 0 0 110 0 1 0D1 =000 0 1 100 1 0 0D2 =110 1 0 110 1 1 0D3=10 1 1 101 0 0 0D4 =Q001 0 0 11为了让电路正常工作，74161和数据选择器的各控制信号应按要求固定接高电平或低电平，由此画出逻辑电路如下图所示。7.17 试用一片74161和一片74138及必要的逻辑门设计一个频率相同的三相脉冲发生器，三相脉冲F1、F2、F3的波形如图7.56所示。解：根据题意，控制电路应该有3个输出信号，F1、F2、F3，每个输出都是长度为6的脉冲序列，F1=“111000”，F2=“011100”，F3=“001110”。电路由两部分构成：74161实现的计数模块，三-八译码器74138实现的组合电路模块。(1) 计数器模块设计由于每个输出的序列长度为6，故需要一个六进制计数器，用反馈预置数法实现。74161是4位二进制加法计数器，同步预置数，低有效。预置的数据取D3D2D1D0=0000，即计数状态S0=0000，则用S5=0101形成的反馈逻辑，所以，低3位Q2、Q1、Q0作为计数状态输出，就实现了六进制的计数。(2) 译码器模块设计随着时钟脉冲的输入，74161的计数状态不断变化，输出端F1、F2、F3也要按照要求的顺序进行变化。用74161的输出状态Q2、Q1、Q0控制74138的译码选择输入端C、B、A。则可列出状态转换和输出之间的对应关系如下表所示，表中还列出了各状态下74138的值为1的最小项。习题7.17的状态转换与输出的对应关系Q2 Q1 Q0（74161）C B A（74138）mi =1（74138）F1 F2 F30 0 0m01 0 00 0 1m11 1 00 1 0m21 1 10 1 1m30 1 11 0 0m40 0 11 0 1m50 0 0由于74138的各输出信号等于对应最小项的逻辑非，所以可写出输出方程为：F1= m0+ m1+ m2 =，F2= m1+ m2+ m3 =，F3= m2+ m3+ m4 =为了让电路正常工作，74161和74138的各控制信号应按要求固定接高电平或低电平，由此画出逻辑电路如下图所示。7.18 某彩灯显示电路由发光二极管LED和控制电路组成，如图7.57所示。已知输入时钟脉冲CLK频率为5Hz，要求LED按照“亮、亮、灭、灭、亮、灭、灭、灭、亮、灭”的规律周期性地变化，每次亮或灭的持续时间为2秒。试以74163为核心，附加必要的逻辑门设计该控制电路。 解：由图中可知，当控制电路输出为1时，LED灯亮，否则熄灭。所以控制电路应该按照“1100100010”的顺序循环输出，每个循环周期有10个状态，且每个状态需持续2s。外部输入脉冲是5Hz，而输出状态变化频率为1/2=0.5Hz，所以首先要对外部输入脉冲进行十分频。综上所述，控制电路需要2片74163，其中74163（1）作分频器，对输入脉冲进行十分频（由Q3输出），以产生周期为2s的脉冲信号，送给74163（2）作时钟输入；74163（2）完成十进