基于Quartus II的硬件描述语言电路.doc

实验三：基于Quartus II的硬件描述语言电路一、实验目的：l 要求1：学习并掌握硬件描述语言（ VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容 1” 中给出的与门源程序，编写一个异或门逻辑电路。 1）用 QuartusII 波形仿真验证； 2）下载到DE0 开发板验证。l 要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 2”中给出的将 8421BCD 码转换成 0-9 的七段码译码器源程序，编写一个将二进制码转换成 0-F 的七段码译码器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。l 要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 3”中给出的四位二进制加减计数器的源程序，编写一个计数器。 1）用QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。l 要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容 4”中给出的 50M 分频器的源程序，编写一个能实现占空比 50%的 5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。 1）下载到 DE0 开发板验证。（提示：利用DE0板上已有的50M 晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。电路框图如下：扩展内容： 利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）二、实验设备：1、 QuartusII软件操作环境；2、 DE0实验开发板。三、实验内容（源代码）：l 要求1：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yihuomen ISPORT(A: IN STD_LOGIC; B: IN STD_LOGIC; C: OUT STD_LOGIC);END yihuomen;ARCHITECTURE behave OF yihuomen ISBEGINC dis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_out clk,clk_out_1 = CLK1HZ-注意！);YIMA:yimaqi0_F PORT MAP(data_in = DOUT,dis_out = DISOUT); PROCESS(CLK1HZ,RST) BEGIN IF RST = 0 THEN Q1 0); COUT= 0;ELSIF CLK1HZEVENT AND CLK1HZ=1 THENQ1=Q1+1;COUT= 1111 THEN Q1 0); COUT= 1;-END IF; END IF; END PROCESS; DOUT=Q1; END behave;代码2（用于最后的拓展应用）：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter_4_binary IS PORT ( clk,RST : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);-四位计数 COUT : OUT STD_LOGIC);-进位位END counter_4_binary ;ARCHITECTURE behave OF counter_4_binary ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGIN PROCESS(clk,RST) BEGIN IF RST = 0 THEN Q1 0); COUT= 0;ELSIF clkEVENT AND clk=1 THENQ1=Q1+1;COUT= 1111 THEN Q1 0); COUT= 1;-END IF; END IF; END PROCESS; DOUT=Q1; END behave;l 要求4：-两路输出，分别为10HZ与1HZLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fenpinqi IS PORT(clk: IN STD_LOGIC; clk_out_10: OUT STD_LOGIC;clk_out_1: OUT STD_LOGIC);END fenpinqi;ARCHITECTURE behave of fenpinqi ISCONSTANT m_10:INTEGER := 2500000; CONSTANT m_1:INTEGER :=25000000; BEGINHz_10:PROCESS(clk)VARIABLE cout: INTEGER := 0; BEGINIF clkEVENT AND clk = 1 THEN cout := cout + 1;IF cout = m_10 THEN clk_out_10 = 0; ELSIF cout 2*m_10 THEN clk_out_10= 1;ELSE cout := 0 END IF;END IF;END PROCESS;Hz_1:PROCESS(clk)VARIABLE cout: INTEGER := 0;BEGINIF clkEVENT AND clk = 1 THEN cout := cout + 1;IF cout = m_1 THEN clk_out_1 = 0;ELSIF cout 2*m_1 THEN clk_out_1 Create/Update - Create Symbol Files for Current File生成相应的逻辑原理框图，如下图所示：2.新建一个原理图文件，利用生成的逻辑器件及软件自带的逻辑门作出扩展部分的电路原理图，如下图所示：SW0端口通过两个与门一个非门实现控制10HZ输出或1HZ输出时钟脉冲到计数器中，计数器将计数结果（四位二进制）输入到译码器，再输出七段译码，实现在数码管上显示0到F不停循环显示，并且通过SW0拨码开关可以切换显示频率。四、结论与体会1、编写VHDL代码时，要注意编写方法与技巧，注意ARCHITECTUR结构体中块语句、进程语