EDA实验报告1_8位全加器.doc

EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目八位全加器设计实验目的1. 熟悉Quartua的文本和原理图输入方法设计简单组合电路2. 通过8位全加器的设计掌握层次化设计的方法3. 学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试实验原理1. 由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设计1位全加器2. 用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输入cin以串行方式相连接，构成8位全加器实验内容实验一：用原理图输入法设计8位全加器1. 原理图输入完成半加器和1位全加器的设计，并封装入库2. 层次化设计，建立顶层文件，由1位全加器构成8位全加器3. 每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验二：用文本输入法设计8位全加器1. VHDL文本输入完成半加器和一位全加器的设计2. 用元件例化语句由1位全加器设计一个8位全加器3. 每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验步骤实验一1. 设计1位全加器完成对半加器的设计（详见P117），编译、仿真、生成可调用元件h_adder.bsf; 完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调用原件f_adder.bsf;2. 利用1位全加器进行8位全加器的设计 新建文件夹adder_8bit，作为顶层文件的目录，将底层文件h_adder.bdf、f_adder.bdf拷贝到此目录下。新建一个初始原理图adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。 在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，完成对8位全加器的设计。 选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实验结果。实验二 1.设计1位全加器 分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。 建立文件夹f_adder，新建f_adder.VHDL,将or2a.VHDL、h_adder.VHDL拷贝到此目录中，创建project，包括此三个设计文件，在初始VHDL文本输入窗口中，利用元件例化语句完成对1位全加器的设计（详见P75）。2.利用1位全加器进行8位全加器的设计新建顶层文件夹f_adder_8bit，将以上三个底层文件拷贝到此目录，重复步骤1_，对8位全加器进行编译、仿真、引脚锁定并编程下载。实验结果及分析 以上两个时序仿真图分别为原理图输入法和vhdl文本输入法的时序仿真结果，可以看出，符合8位全加器设计的预期结果。 在硬件测试上，按引脚设置，可选上图一组数据进行验证，8位相加的和由数码管SEG1输出，进位信号由数码管SEG2输出，实验结果吻合。实验过程中所遇到的问题及相应的解决方法引脚锁定的时候由于目标芯片没有选择正确，出现错误，重新选择过后引脚可以正常锁定。重编译下载后LED灯没有显示，按下 a7.0、b7.0所对应的LED灯也不亮，经反复检查vhdl文件，重新编译仿真，也不见哪里有错误，但LED灯还是不亮。后来向同学老师请教后方才发现，可编译下载的是pof文件，但编译过程只生成sof文件，而没有pof。结果按如下设置Assignments - Settings - Device - Device and Pin Options - Configuration中，将Use configuration device改为EPC4后，即可生成pof下载文件。至于原因，个人认为是在适配过程中，综合器产生的网表文件必须通过指定的适配器，才能产生相应格式的下载文件。而我们对文件综合的时候，配置器件即Use configuration device一项，一般选择Aut