基于ise的数字系统设计

数字系统设计与硬件描述语言,彭卫,定义：,用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。硬件描述语言是一个描述工具，其描述对象就是待设计电路系统的逻辑功能、实现该功能的算法、选用的电路结构以及其他各种约束条件等。,硬件描述语言与C语言的区别,前者是用来描述电路，最终综合成某种固定的电路，语言中所描述的各个模块可以并行执行。后者是一种计算机程序设计语言，程序的每一行是按顺序执行下来的，只能一条一条的执行，一个时刻只有一条指令在执行。,一个简单的例子：,为什么可以通过编程来设计电路？,回忆一个4输入的逻辑电路,可编程逻辑块（CLB）,CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。逻辑函数发生器主要由查找表LUT(look up table)构成,函数发生器基于查找表单元：,主流的可编程逻辑器件生产厂家,FPGA的发明者，最大的PLD供应商之一最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品,可编程逻辑器件的用途：,很方便的逻辑电路设计，可以用于异步通信中的时序匹配电路,xilinx公司的CPLD,可编程逻辑器件的用途：,逻辑电路直接对数据操作，很方便的完成信号检测功能,xilinx公司的FPGA,可编程逻辑器件的用途：,可编程逻辑器件强大的资源可用于专用集成电路设计（芯片设计）的数字验证,xilinx公司的FPGA,下面以XILINX公司的FPGA为例手把手介绍数字系统设计开发流程和开发技巧！,软件下载与安装：,ISE11.1内网下载地址：/5come5soft/hangye-2/xuexi/Xilinx.ISE.Desgin.Suite.v11.1.ISO虚拟光驱（安装使用）下载地址：/5come5soft/yingyong-1/guangpan/DTLite4355-0068.exe首先安装虚拟光驱，然后用虚拟光驱安装ISE11.1,软件安装：,软件激活：,软件激活：,软件激活：,软件激活：,Modelsim安装与激活,单击，生成licensefile.dat,modelsim安装路径,Modelsim安装与激活,Modelsim与ISE集成,modelsim安装路径,FPGA开发流程,点击 New Project,文件夹的名字一定是英文,功能定义：,器件选择,编程语言仿真环境选择,一直单击下一步，至finish,器件选择,模块类型选择：,设计输入、输出（接口定义）：,在此处输入：assign y=s?(a:b);,综合,module VGIMM( input a, input b, input s, output y );assign y=(s?a:b);endmodule,功能仿真,用modelsim进行仿真,设计仿真输入条件,a的变化情况：初始为0，过100个时钟周期后发生反转,b的变化情况：.,c的变化情况：.,三个模块是并行执行的，下面看看仿真波形图,单击这里,弹出界面,发现没用工程被导入modelsim，这时说明Verilog代码有错误。,资源占用情况,触发参数设置,观测参数设置,连接设置,目前资源占用情况,端口选择,管脚分配,管脚分布,程序烧写,连接,加载bit文件,设置触发条件,Verilog设计初步,主要内容,Verilog简介Verilog设计举例Verilog模块的结构Verilog语言要素常量数据类型参数向量运算符,Verilog简介,Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。1989年，Cadence收购了GDA1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织（Open Verilog International）专门负责Verilog HDL的发展。Verilog于1995年成为IEEE标准，称为IEEE Standard 1364-1995（Verilog-1995）IEEE“1364-2001”标准（Verilog-2001）也获得了通过，多数综合器、仿真器都已经支持Verilog-2001标准,Verilog设计举例,【例1】4位全加器module adder4(cout,sum,ina,inb,cin);output3:0 sum;output cout;input3:0 ina,inb;input cin;assign cout,sum=ina+inb+cin;endmodule,【例2】4位计数器module count4(out,reset,clk);output3:0 out;input reset,clk;reg3:0 out;always (posedge clk)beginif(reset) out=0; /同步复位else out=大于或等于,5等式运算符（Equality Operators）=等于!=不等于=全等!=不全等,6缩位运算符（Reduction operators）&与&与非|或|或非异或,同或,Reg3:0 a;b=,7移位运算符（shift operators）右移左移,8条件运算符（conditional operators）?:三目运算符，其定义方式如下：signal=condition?true_expression:false_expression;即：信号=条件?表达式1:表达式2;当条件成立时，信号取表达式1的值，