MultilayerAHB中BusMatrix的设计.doc

多层次AHB总线架构中BusMatrix的设计和实现董巍，毛志刚，谢憬（上海交通大学微电子学院 上海 200240）摘要：本文简要介绍了BusMatrix在的多层次 AHB系统中的作用，详细描述了BusMatrix的各个主要功能模块的设计思想，并给出了RTL级的具体实现。最后用相关工具对实现出来的电路进行了性能和面积的评估，根据对结果的分析提出了下一阶段的改进思想。关键字：BusMatrix，输入模块，译码，输出模块，仲裁Design and Implementation of a BusMatrix in Multi-layer AHBDONG Wei, MAO Zhi-gang，XIE Jing (Shanghai Jiaotong University School of Microelectronics Shanghai 200240)Abstract: In this paper, we present the advantage of BusMartrix in Multi-Layer AHB system. We describe the design of BusMatrix in details and implement the idea in register transfer level. At the last we analyze the circuit with EDA tools. According to the result, we propose the idea of enhanced design of BusMatrix. Key Word: BusMatrix, input module, decode, output module, arbitration1.引言当今的深亚微米制造工艺使得单片芯片上可以集成上百亿的晶体管。这种高级程度使得一个芯片上可以集成很多数量的功能块，例如处理器，内存，接口和用户定义逻辑等。随着功能块的增加，不同模块之间的通信已经成为系统性能的新的瓶颈2。解决这一瓶颈的最简单的方法是使用片上总线。然而对很多现存的总线架构来说，一次只有一对主设备和从设备在发送和接收数据，通信效率有待提高。本文设计和实现是ARM 的BusMatrix，它是一种高性能的片上总线。BusMatrix用在多层（Multi-Layer）AHB系统中，通过BusMatrix多个主设备可以并行访问多个不同的从设备。开关确定哪个主设备可以访问哪个从设备，并安排它们之间的控制信号和数据信号的通路1。本文将详细介绍BusMatrix实现多个AHB主设备与多个AHB从设备的并行传输的机制和具体配置。由于不同的系统需要不同大小的AHB BusMartrix，根据具体应用，可以BusMatrix进行一定的配置来进行设计。2BusMatrix的设计实现我们把BusMatrix的功能分为三个部分实现：输入模块，译码和输出模块4 ，它们在BusMatrix的相互关系如图1所示。图1 BusMatrix设计总体框图下面将对各个部分的设计思想进行详细描述。2.1 输入保持模块的设计输入模块的主要功能是当传输不能立即到达合适的共享从设备时，保存来自输入层的地址和控制信息。这是因为在AHB协议中地址阶段的持续时间是由从设备控制的。如果目标共享从设备不可用，BusMatrix不能延长当前传输的地址阶段，所以保存相应的信息是必要的。输入模块的主要框图如图2所示。保持寄存器的输出由Active信号控制。每个输出阶段产生一组Active信号，即每个输入阶段一个Active信号。Active信号指示从一个给定的输入阶段来的地址/控制信号正在传输到目标共享从设备3。当一个传输到达输入模块，Active有效时，传输直接到达输出模块；否则将存储在保持寄存器中。当保持寄存器被装载或直接通路空闲时，地址/控制信号路径上的多路选择器选择将保持寄存器。 图2 输入模块基本框图 HeldTran用来指示输入模块已有一个传输准备就绪，或从输入直接到输出，或从保持寄存器到输出。HeldTran代表一个有效的传输，它传输到输出模块，作为仲裁机制的一根请求线。输入模块的第二个主要的功能是为输入层产生HREADYOUT和HRESP信号，它是这样实现的：l 当一个传输已经发送到合适的输出，HREADYOUT和HRESP信号会由输入模块中对等的信号生成。l 当一个传输存储到保持寄存器HREADYOUT信号被置为低来迟延这个传输，HRESP则指示OKAY。l 当输入模块没有被访问或对一个IDLE或BUSY传输，根据AHB协议6，HREADYOUT置为高，HRESP为OKAY。输入模块的最后一个功能如图2所示，在输入模块的输出，HTRANS和HBURST路径有两个逻辑块。如果一个固定长度的突发在完成之前被打断，这两个逻辑块用来覆盖传输类型信息和突发信息。如果这个发生了，突发信息被更改来指示INCR未定义长度的突发。如果一个约束突发已经超越约束边界，传输类型信号将由SEQ改为NONSEQ，或BUSY改为IDLE。2.2译码单元的具体实现每一个输入模块都会有一个译码器，用来确定需要来完成访问的输出3。因为每个系统的地址映射是不同的，译码器的主要功能根据要求的不同是可以改变的。在这个设计中，它将输入的地址总线转化成输出端口号AddrOutPort，。图3是译码器的基本框图。默认情况下，译码器提供给每个输出端口的196M的地址空间，HADDR31：28用来确定需要的输出端口。在译码器中，AddrOutPort用来显示当前的地址和控制信号是传到哪个输出端口的。DataOutPort是用来指示上一个传输的数据阶段使用的是哪个输出端口。AddrOutPort有两个路由功能。首先，假定输入Sel信号为高，AddrOutPort用来确定哪个输出阶段选择信号必须被声明。一次只有一个输出选择信号Sel被声明。每个输出阶段有一个来自每个输入层的Sel信号，输出阶段仲裁能够用这个信号来确定哪个输入阶段必须进行传输。AddrOutPort的第二个功能是将合适的Active信号送回输入阶段。Active信号指示输入端口的地址被传送到共享从设备，所以这个传输不用在输入阶段保存。图3 译码器的主要功能当HREADY置为高时，每次地址阶段结束，传输的数据阶段即启动。这里使用的HREADY而不是HREADYOUT，因为在某些情况下HREADY为高HREADYOUT信号可能为低（例如在保持寄存器被装载时），DataOutPort必须要进行更新，只要HREADY为高，输出端口号AddrOutPort被转移到DataOutPort来指示输出端口需要完成这次传输。在译码器中DataOutPort之后将用来从合适的输出阶段选择HREADYOUT，HRESP，和HRDATA信号，并将它们送回输入阶段。如果一个输入层访问一个共享从设备随后立即访问另一个从设备， DataOutPort和AddrOutPort的值是不同的。2.3输出选择模块的实现每个输出模块提供到一个共享从设备的访问。实际中可能有多个共享从设备连接至一个输出阶段，但是对BusMatrix而言这并不重要，它能够把在同一端口的多个共享从设备看作一个从设备3。每个输出模块有两个主要功能：l 它包含一个输出仲裁模块来决定哪个输入阶段对共享从设备进行访问。l 它包含一组路由多路选择器。输出模块主要的多路选择器是地址/控制信号多路选择器，直接由AddrInPort控制。写数据多路选择器由数据阶段信号DataInPort控制。地址/控制信号多路选择器后面还有一个多路选择器，当没有输入阶段被选中时，由NoPort标志，所有的地址/控制信号将置为无效。图4 输出模块的实现策略输出模块的另外两个作用是产生Active信号和为共享从设备产生HREADY信号。l Active信号被送回输入模块指示哪个输入正在与共享从设备通信。在任何时候只有一个Active信号有效。l HREADY信号在从设备被选中时由从设备的HREADYOUT信号产生，其他情况下它将被置为高。输出仲裁的请求信号通过来自输入模块的HeldTran和Select信号相与得到的。HeldTran信号代表有一个传输准备发起，Select信号代表这个传输的目标是这个特定的输出阶段。仲裁过程使用HeldTran信号而不是HTRANS是非常重要的，因为HeldTran信号也包含了HREADY信号在输入层为高。这个之所以重要如果不这样，一个传输在输入层上还没开始之前就已经可以与共享从设备建立连接。在输出仲裁模块，所有的Request信号组合在一起决定在下个传输使用哪个输入。仲裁过程有四个步骤：1 如果HMASTLOCK有效，仍然选择同一个输入。2 如果HMASTLOCK无效，检查所有不同的请求，从中选择最高优先级的输入。3 如果没有输入的访问请求且当前选择的输入与从设备之间进行Idle传输，也就是说Sel信号仍然有效，则仍然选择同一个输入。4 如果不属于上面的三种情况，则NoPort信号置为有效，表示没有输入被选择，到从设备的地址/控制信号必须置为无效状态。图5 输出仲裁模块不同的仲裁机制具有不同的系统特性，即具有不同的访问延迟和总体的系统性能。从设备可以在以下的仲裁机制中转换：Fixed仲裁：一个端口总是具有最高的优先级，其他的端口的优先级是确定的。Fixed（突发）仲裁：这个机制和Fixed仲裁相似，但是它不会打断固定长度的突发传输，它是这个设计中BusMatrix的默认仲裁机制。Round robin仲裁：如果有端口在等待，在各个传输之间进行转换。BusMatrix不会打断固定长度的突发传输，但如果突发传输的长度不定，这个突发可以被请求同一个从设备的具有更高优先级的主设备打断，除非这个突发传输是一个锁定传输。锁定传输保证其他的主设备不允许访问从设备直到当前主设备的序列结束。在多层AHB系统中，在使用锁定传输时要注意一些限制以免出现死锁。在这样的系统中，要求锁定传输的整个序列都是对一个从设备进行的。因为分配给一个从设备的地址空间最小为1KB，总线主设备要保证锁定序列的传输不能超过1KB的地址。因此如果一个总线主设备对两个不同的地址空间进行两个锁定序列传输，要求主设备在第一个锁定传输序列的最后的数据阶段没有结束之前不能开始第二个锁定序列的传输。仲裁结果在输出到输出多路选择器之前经过了一个寄存器，这个主要是为了下面描述的关键路径保证足够的建立时间。l 计算出哪个输入请求传输l 在各个输入之间进行仲裁l 选通输出多路选择器，向共享从设备提供地址和控制信息。尽管如此，当一个输入层首先尝试访问一个共享从设备时，仲裁结果的一级缓存仍会导致单周期迟延。如果共享从设备已经被另一个输入访问，单周期迟延会被隐藏。周期延迟只会发生在第一个访问对一个共享从设备的第一个访问。如果一个输入层正在对共享从设备进行突发序列的传输，所有的突发都在同一个地址译码区域内单，那么单周期损失只会在一个访问中可以看到。在低频系统中删除这个寄存阶段是可能的，它清除了输入访问从设备的周期延迟。但是只又在已知仲裁的关键路径是满足时序要求的情况下才可以删除。3结果分析BusMatrix设计是用可综合的Verilog HDL来实现的，我们使用我们使用TSMC 0.18um的工艺下的库，设置一定的时钟，面积等约束，用Synopsis的综合工具Design Compiler对其进行综合。表1给出了3个主设备，3个从设备全相连，仲裁方式为Fixed（突发）仲裁时, 时钟频率设为100MHz时综合出来的BusMatrix电路的重要参数。表1 3Sx3M BusMatrix电路综合结果同时我们通过分析BusMatrix的三个主要组成部分，其内部的面积和功耗分布如表2所示。表2 BusMatrix内部参数分析结果通过分析我们实现出来的BusMatrix的内部组成，我们观察到包含输出模块在三个组成部分中的面积最大，而输入模块的功耗最大。可以预见改进输入和输出部分的设计对优化BusMatrix的性能有很重要的意义，下一阶段我们将进行对输入模块的优化。4小结与展望BusMatrix是一种高效的片上总线，它允许多个AHB主设备并行访问多个AHB从设备。本文给出了Busmatrix的设计思想，并详细介绍了各个不同模块的实现。根据对结果的分析，我们提出了下一阶段的设计任务，以期得到优化的实现。5参考文献1 ARM AMBA Design Kit TRM, ARM Limited,2007.2 Soo Yun Hwang, Hyeong Jun Park, and Kyoung Son Jhang：AN IMPROVED IM