三峡大学CPLD实验报告

EDA实验室CPLD及电子CAD 实验报告姓名 ：学号 ： 网选班号:网选序号: 同组同学姓名：三峡大学电气与新能源学院实验报告本学期我们学习了CPLD及电子CAD这门课程，在短短八周课的中感觉自己受益匪浅。也了解了数字钟的基本原理和基本构成，这门以前十分陌生的课程有了一定的了解。虽然在实验过程中，遇到很多困难，但是让我收获很多。下面是我学习这门课程的实验报告：CPLD(Complex Programmable Logic Device)以及电子CAD(Computer Aided Design )总共包含六个主要实验项目，分别如下：1、实验一 组合逻辑设计、实验装置的使用方法2、实验二 用VHDL设计十六进制加法计数器3、实验三 用VHDL设计6进制、60进制计数器4、实验四 报时电路、分频电路、二选一电路5、实验五 数字钟综合设计6、实验六 PROTEL99原理图、印制电路板图（PCB）设计通过以上六个实验了解MAX+PLUS II设计软件原理图输入、项目编译、波形仿真、管脚分配及器件编程下载以及对程序的分析等，通过理论程序和实际仿真，使我们对电子方面的实验有了进一步了解。MAX+PLUS II软件使用注意事项：所有涉及的文件都要用英文或下划线命名，中间不能有汉字，每次编译文件必须保证文件处在当前状态下，分配管脚是应遵循相应的结构图信号与芯片引脚对照表，频率要选择适当，所有实验都在模式5的状态下调试。实验一 组合逻辑设计、实验装置的使用法一、实验目的：1、通过一个简单的3-8译码器的设计，让学生掌握组合逻辑电路的设计方法。2、初步了解CPLD设计的全过程，初步了解软件的使用。3、掌握组合逻辑电路的静态测试方法。二、实验内容：进入Windows操作系统，打开MAX+PLUS II的设计软件。1、指定设计的项目名称用MAX+PLUS II编译一个项目前，必须确定一个设计文件作为当前项目。对于每个新的项目应该建立一个单独的子目录，当指定了保存该设计项目的子目录名。其步骤为：（1）启动File-Project Name菜单，将出现Project Name对话框。（2）在Project Name对话框内，键入你的设计项目名。（3）选择OK。这时，MAX+PLUS II的标题条将显示新的项目名字。2、选择器件点击Assign-Device菜单，选择器件（本设计一律选用EPIK30TC144-1）。3、建立新文件在File菜单中选择New，再在New中选择Graphic Editor file,然后按下OK按钮，将会出现一个五标题的图形编辑窗口。三、实验程序及原理图四、设计项目的编译 （1）点击MAX+PLUS II-Compile菜单项，则出现编译窗口。（2）选择Start即可。MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后将项目最终设计结果加载到Altera器件中去，同时产生报告文件、编程文件和用于时间仿真的输出文件。（3）在底层图编辑器中观察适配结果以及管脚的重新分配、定位 为了在底层图编辑器中观察编辑器的划分和适配结果应按下面的步骤操作：1打开底层图编辑器窗口。启动MAX+PLUS IIFloor plan Editor菜单命令。2选择Layout-Device View视图显示方式ACEX1KEPIK30TC144-1。3显示最后一次编译所生成的底层图在Layout-Last Compilation Floor plan, 底层图编辑器将显示最后一次编译产生的不可编辑的（只读）视图被存储在适配文件中。五、设计项目的模拟仿真（1）选择File-New,然后选择Waveform Editor File,从下拉列表框中选择.扩展名，并按OK，即可创建一个新的无标题文件。（2）在窗口空白区单击鼠标右键，Enter Node from SNF 对话框将出现啊屏幕上。（3）仅选中Type 框中的input和output项，选择list,可列出所有的input和output。（4）单击可使用节点或组右窗口中的所需项。（5）选择OK，出现波形编辑器，根据需要来编辑波形。（6）选择File-Save as,在File-Name对话框中，按OK即存盘。（7）在MAX+PLUS II菜单中，选择Simulator，在出现的对话框中选择OK后，若无错误，则显示零错误零警告框，在此框上单击“Open SCF”按钮，出现图形框，观察仿真波形是否正确：六、器件编程（1）启动MAX+PLUS II-Programmer菜单。（2）选择JTAG-Multi-Device JATG Chain菜单项。（3）点击Select Program File 按钮，选择要下载的配置文件.sof，然后按Add按钮添加到文件列表中，按OK按钮。（4）在出现的对话框中按Configure，即可完成器件编程。七、实验结果及现象三八线译码器，它有a、b、c三路输入，0-7八路输出；当a=b=c=0时 ，d1脚输出为1；当a=1,b=c=0时，d2脚输出为1；当a=c=0，b=1时，d3脚输出为1；.按8421码排列，直到a=b=c=1时，d8脚输出为一。在EDA实验装置上可显示；可以观察到当控制a、b、c 的按键不同状态时有对应的Led灯被点亮。八、实验小结通过该实验，我们掌握了组合逻辑电路的设计方基本学会了MAX+PLUS II软件的使用，了解了 PLD设计的全过程。实验二 用VHDL设计十六进制加法计数器一、实验目的：1、了解时序电路的VHDL设计方法;2、掌握组合逻辑电路的设计方法；3、加深对CPLD设计过程的了解，并比较原理图输入和文本输入的优劣；4、了解异步计数器计数的方法二、实验程序及原理图：三、实验成果四、实验小结十六进制计数器是之后各种计数器的基础，掌握了十六进制计数器编程的方法，为之后数字钟的完成打下了基础。实验三 用VHDL设计10进制、24进制、60进制计数器一、实验目的：1、掌握组合逻辑电路的设计方法； 2、加深对CPLD设计过程的了解。 3、为下面实验特别是数字钟的综合设计做好基础。 二、实验程序及原理图：（1）十进制计数器程序及原理图 （2）二十四进制计数器程序及原理图（3）六十进制计数器程序及原理图（4）实验效果图四、实验小结通过实践操作，掌握了用VHDL语言的基础用法和作用，进一步了解了VHDL语言的语法和语义。学会了使用VHDL语言设计一些时序电路；同时，又一次接触MAX+PLUS II软件的使用过程，进一步加深对CPLD设计过程的操作。实验四 报时电路、分频电路、二选一电路一、实验目的、进一步掌握组合逻辑电路的设计方法；、加深对CPLD设计过程的了解并比较原理图输入和文本输入的优劣。、能独立运用VHDL设计一般常用的数字集成简单电路、报时、分频等电路并对其仿真。二、实验程序及原理图（1）报时电路实验五 PROTEL99原理图、印制电路板 图（PCB）设计一、实验目的1、初步掌握PROTE199软件的使用。2、了解由555组成多谐振荡器，555组成单稳态触发器。二、实验原理多谐振荡器的工作原理如下：当工作电源接通后，通过R1、R2对电容C1充电，当VC上的电压上升到2/3V1时，RS触发器复位，输出为0，同时，内部放电三极管导通，C1通过R2、T（555内部）放电，当VC下降到1/3V1时，RS触发器置位，输出为1。三、实验电路：(1)设计电路原理图,包括装入元器件库,放置及调整元器件位置,编辑元器件属性,绘制原理图； （2）电路图的后期处理,包括检查电路原理图,电路原理图的修。(3)设计印制电路板 (4)生成各种电路原理图报表文件生成网络表文件；（5）打开软件protel99，建立一个新的文件，将所用到的文件引入左侧区中。在工作区内将由555组成的多谐振荡器的电路图。实验效果图：（1）（2）实验总结对于电气专业的学生来说，掌握各种电气软件和编程语言是十分重要的，对于这门课程，虽然是短短的八个周的学习，但的确是学到了不少东西，学习了两个新的软件以及它们的使用全过程，基本学会了运用这两个软件设计简单的电路，同时，也基本掌握了另一种语言硬件描述语言VHDL语言，了解了该语言的基本语法和意思，懂得了怎样应用VHDL语言设计计数器。上面这些只是从书面上学习到的东西，更重要的是学习到了一种学习方式，一种思维模式。我以前从没有像做数字钟这样绞尽脑汁的去思考问题，去研究问题。在此，我衷心的跟老师说声谢谢，感谢老师在8周课程对我的耐